JPH0637273A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0637273A JPH0637273A JP4191122A JP19112292A JPH0637273A JP H0637273 A JPH0637273 A JP H0637273A JP 4191122 A JP4191122 A JP 4191122A JP 19112292 A JP19112292 A JP 19112292A JP H0637273 A JPH0637273 A JP H0637273A
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Abstract
(57)【要約】
【目的】本発明は、半導体装置の配線構造においてコン
タクト孔を自己整合的に形成することにより微細かつ高
集積化することを目的とする。 【構成】半導体装置のＳｉ基板層および電極配線層にお
いて、その同一配線層間に任意の物質膜あるいはその多
層膜を埋め込むが、その同一配線層間の距離が一定値以
上の広い領域では、その少なくとも中心側に埋め込まれ
た膜が除去されていることを特徴とする。さらにその製
造方法であって、同一配線層間の距離が一定値以上の広
い領域を形成後、埋め込み用物質をこの広い領域では中
心部分に空隙が残るように、その他の配線層間では完全
に埋めつくすようにして堆積させ、ついでこの堆積部分
を等方エッチングし、上記の広い領域の少なくとも中心
部分の膜を選択的に除去し、ここにコンタクト孔を形成
させることを特徴とする。
タクト孔を自己整合的に形成することにより微細かつ高
集積化することを目的とする。 【構成】半導体装置のＳｉ基板層および電極配線層にお
いて、その同一配線層間に任意の物質膜あるいはその多
層膜を埋め込むが、その同一配線層間の距離が一定値以
上の広い領域では、その少なくとも中心側に埋め込まれ
た膜が除去されていることを特徴とする。さらにその製
造方法であって、同一配線層間の距離が一定値以上の広
い領域を形成後、埋め込み用物質をこの広い領域では中
心部分に空隙が残るように、その他の配線層間では完全
に埋めつくすようにして堆積させ、ついでこの堆積部分
を等方エッチングし、上記の広い領域の少なくとも中心
部分の膜を選択的に除去し、ここにコンタクト孔を形成
させることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の配線構造に
係り、特にコンタクト孔を自己整合的に形成した半導体
装置およびその製造方法に関する。
係り、特にコンタクト孔を自己整合的に形成した半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化、高集積化に伴い、
その電極配線の線幅およびその間隔もますます小さくな
り、可及的最小デザインサイズにまでなろうとしてい
る。そうした配線と配線の間にも、その配線とは絶縁を
保ちながら、その上下の電極を直接つなぐコンタクト孔
を形成する必要があるため、従来はそのコンタクト孔を
形成するリソグラフィーの合わせ精度を考慮して、配線
間隔をその孔サイズと合わせて大きくする必要があり、
それが、高集積化の妨げとなっていた。また、一般的に
リソグラフィーで決まる最小加工寸法は配線に比べ孔の
方が大きくなる傾向にあるため、ますます、不必要な配
線間隔をその領域で用いる必要が生じていた。
その電極配線の線幅およびその間隔もますます小さくな
り、可及的最小デザインサイズにまでなろうとしてい
る。そうした配線と配線の間にも、その配線とは絶縁を
保ちながら、その上下の電極を直接つなぐコンタクト孔
を形成する必要があるため、従来はそのコンタクト孔を
形成するリソグラフィーの合わせ精度を考慮して、配線
間隔をその孔サイズと合わせて大きくする必要があり、
それが、高集積化の妨げとなっていた。また、一般的に
リソグラフィーで決まる最小加工寸法は配線に比べ孔の
方が大きくなる傾向にあるため、ますます、不必要な配
線間隔をその領域で用いる必要が生じていた。
【０００３】
【発明が解決しようとする課題】上述のように従来の構
造では、コンタクト孔が側面を通過する領域では配線間
隔をコンタクトサイズに合わせ、その精度を考慮して離
す必要があり、それが微細化を妨げるという問題があっ
たが、本発明は、この問題点を解決すべくなされたもの
で、その目的は配線ピッチを最小に保ちつつ、上記コン
タクト孔をリソグラフィーを用いず、自己整合的に容易
に形成することにより、より微細かつ高集積化された半
導体構造を提供することにある。
造では、コンタクト孔が側面を通過する領域では配線間
隔をコンタクトサイズに合わせ、その精度を考慮して離
す必要があり、それが微細化を妨げるという問題があっ
たが、本発明は、この問題点を解決すべくなされたもの
で、その目的は配線ピッチを最小に保ちつつ、上記コン
タクト孔をリソグラフィーを用いず、自己整合的に容易
に形成することにより、より微細かつ高集積化された半
導体構造を提供することにある。
【０００４】
【課題を解決するための手段】すなわち本発明は、第１
に、半導体装置のＳｉ基板層および電極配線層におい
て、その同一配線層間に、任意の物質膜あるいはその多
層膜が埋め込まれており、その少なくとも中心側に埋め
込まれた膜は、その同一配線層間の距離が一定値以上の
広い領域では除去されていることを特徴とする半導体装
置を提供するものである。
に、半導体装置のＳｉ基板層および電極配線層におい
て、その同一配線層間に、任意の物質膜あるいはその多
層膜が埋め込まれており、その少なくとも中心側に埋め
込まれた膜は、その同一配線層間の距離が一定値以上の
広い領域では除去されていることを特徴とする半導体装
置を提供するものである。
【０００５】本発明は、第２に、上記半導体装置におい
て、上記電極配線がＤＲＡＭのメモリセルのワード線で
あり、上層電極としてのビット線電極および下層電極と
してのＳｉ拡散層電極を有し、該広い領域がビット線コ
ンタクトであり、あるいは該電極配線がビット線であ
り、上層にキャパシタの下部電極層、下層にＳｉ拡散層
電極を有し、該広い領域がストレージノードコンタクト
であることを特徴とする半導体装置を提供するものであ
る。
て、上記電極配線がＤＲＡＭのメモリセルのワード線で
あり、上層電極としてのビット線電極および下層電極と
してのＳｉ拡散層電極を有し、該広い領域がビット線コ
ンタクトであり、あるいは該電極配線がビット線であ
り、上層にキャパシタの下部電極層、下層にＳｉ拡散層
電極を有し、該広い領域がストレージノードコンタクト
であることを特徴とする半導体装置を提供するものであ
る。
【０００６】本発明は、第３に、上記構成の半導体装置
の製造方法であって、該同一配線層間の距離が一定値以
上の広い領域を形成後、該広い領域では完全には埋まら
ず、その他の配線層間は完全に埋めつくす適当な厚みの
任意の物質膜を堆積させる工程と、この任意の物質膜の
堆積部分を等方エッチングし、該広い領域の少なくとも
中心部分の膜を選択的に除去し、該広い領域部分に孔を
形成させることを特徴とする方法を提供するものであ
る。
の製造方法であって、該同一配線層間の距離が一定値以
上の広い領域を形成後、該広い領域では完全には埋まら
ず、その他の配線層間は完全に埋めつくす適当な厚みの
任意の物質膜を堆積させる工程と、この任意の物質膜の
堆積部分を等方エッチングし、該広い領域の少なくとも
中心部分の膜を選択的に除去し、該広い領域部分に孔を
形成させることを特徴とする方法を提供するものであ
る。
【０００７】なお、配線層間に埋め込まれる物質膜ある
いはその多層膜としては、絶縁膜、導電膜のほか、目的
に応じて任意の有機質膜、無機質膜を用いることができ
る。
いはその多層膜としては、絶縁膜、導電膜のほか、目的
に応じて任意の有機質膜、無機質膜を用いることができ
る。
【０００８】
【作用】上記手段により形成されたコンタクト孔は、リ
ソグラフィーを必要としないため、その合わせ精度を考
慮して、配線との間に余裕をとる必要がなくなるため、
配線間隔は、最小寸法まで近ずけることも可能となり高
集積化が図れる。また、リソグラフィーを必要としない
ため、工程が簡略化できる。さらに、コンタクトは配線
に自己整合に形成できるため、その位置関係はつねに一
定であり、従ってその間の容量も一定となり、半導体装
置の性能のバラツキも防止できる。
ソグラフィーを必要としないため、その合わせ精度を考
慮して、配線との間に余裕をとる必要がなくなるため、
配線間隔は、最小寸法まで近ずけることも可能となり高
集積化が図れる。また、リソグラフィーを必要としない
ため、工程が簡略化できる。さらに、コンタクトは配線
に自己整合に形成できるため、その位置関係はつねに一
定であり、従ってその間の容量も一定となり、半導体装
置の性能のバラツキも防止できる。
【０００９】
【実施例】以下、図面を参照して本発明をスタック型Ｄ
ＲＡＭのメモリセルのビット線とストレージノードコン
タクトに適用した場合の実施例を詳細に示す。
ＲＡＭのメモリセルのビット線とストレージノードコン
タクトに適用した場合の実施例を詳細に示す。
【００１０】図１は、第１の実施例に係るメモリセルの
平面図を示しており、図中、ＳＤＧは活性化領域、ＢＬ
Ｃはビット線コンタクト、ＢＬ１〜ＢＬ２はビット線、
ＳＮＣ１〜ＳＮＣ６はストレージノードコンタクト形成
領域をそれぞれ示している。
平面図を示しており、図中、ＳＤＧは活性化領域、ＢＬ
Ｃはビット線コンタクト、ＢＬ１〜ＢＬ２はビット線、
ＳＮＣ１〜ＳＮＣ６はストレージノードコンタクト形成
領域をそれぞれ示している。
【００１１】このようにビット線は、ストレージノード
コンタクト形成領域で間隔が広がった構造となってお
り、そのコンタクトは自己整合にリソグラフィーを用い
ず形成される。
コンタクト形成領域で間隔が広がった構造となってお
り、そのコンタクトは自己整合にリソグラフィーを用い
ず形成される。
【００１２】なお、このビット線の微細加工を実現する
ために、図４に示すような、クロムパタン併用型のエッ
ヂ利用位相シフト法を用いるのも有効である。
ために、図４に示すような、クロムパタン併用型のエッ
ヂ利用位相シフト法を用いるのも有効である。
【００１３】図２は図１に示す上記メモリセルのＡ−Ｂ
線、図３は同じくＣ−Ｄ線に沿う断面図であり、図中、
６はトレンチ溝、８はポリシリコンゲート、９は酸化
膜、１０はＳｉＮ膜、１１はポリシリコン、１４はＳｉ
Ｎ膜、１５はストレージノードプラグ、１６はＣＶＤ酸
化膜、１８はＳｉＮ膜、１９はビット線プラグ、２０は
ポリシリコン、２１はＷＳｉ膜、２２はＣＶＤ酸化膜、
２３は酸化膜、２４はＳｉＮ膜、２５はＣＶＤ酸化膜、
２６はＳｉＮ膜、２９はポリシリコン、３１はＳｉＮ
膜、３２はプレートポリシリコンをそれぞれ示してい
る。
線、図３は同じくＣ−Ｄ線に沿う断面図であり、図中、
６はトレンチ溝、８はポリシリコンゲート、９は酸化
膜、１０はＳｉＮ膜、１１はポリシリコン、１４はＳｉ
Ｎ膜、１５はストレージノードプラグ、１６はＣＶＤ酸
化膜、１８はＳｉＮ膜、１９はビット線プラグ、２０は
ポリシリコン、２１はＷＳｉ膜、２２はＣＶＤ酸化膜、
２３は酸化膜、２４はＳｉＮ膜、２５はＣＶＤ酸化膜、
２６はＳｉＮ膜、２９はポリシリコン、３１はＳｉＮ
膜、３２はプレートポリシリコンをそれぞれ示してい
る。
【００１４】図４ないし図１９を参照して、本実施例の
メモリセルの製造工程を詳細に説明する。
メモリセルの製造工程を詳細に説明する。
【００１５】まず、Ｓｉ基板上にたとえばトレンチ素子
分離形成用マスクとして熱酸化膜２を３００オングスト
ローム、ＳｉＮ膜３を１５００オングストローム、ＣＶ
Ｄ酸化膜４を２０００オングストローム、順次堆積し、
ついでパターンニング後、上記マスクをＲＩＥで加工す
る。その後、ＣＶＤ酸化膜５の側壁残しで、溝幅をせま
くした後、Ｓｉ基板をたとえば０．５μｍエッチング
し、トレンチ溝６を形成する（図４）。
分離形成用マスクとして熱酸化膜２を３００オングスト
ローム、ＳｉＮ膜３を１５００オングストローム、ＣＶ
Ｄ酸化膜４を２０００オングストローム、順次堆積し、
ついでパターンニング後、上記マスクをＲＩＥで加工す
る。その後、ＣＶＤ酸化膜５の側壁残しで、溝幅をせま
くした後、Ｓｉ基板をたとえば０．５μｍエッチング
し、トレンチ溝６を形成する（図４）。
【００１６】その後、トレンチ内埋め込み用のＣＶＤ酸
化膜７をたとえば６０００オングストローム堆積する
（図５）。
化膜７をたとえば６０００オングストローム堆積する
（図５）。
【００１７】その後、たとえば、ケミカルポリッシュエ
ッチングでＳｉＮ膜３をストッパーとして、上記ＣＶＤ
膜７をエッチバックし、その後、ＳｉＮマスク３を除去
する（図６）。
ッチングでＳｉＮ膜３をストッパーとして、上記ＣＶＤ
膜７をエッチバックし、その後、ＳｉＮマスク３を除去
する（図６）。
【００１８】ここまでの工程で、Ｔ型構造をしたトレン
チ素子分離が自己整合で形成できる。
チ素子分離が自己整合で形成できる。
【００１９】その後、通常のトランジスタ形成工程によ
り、ポリシリコン層８、酸化膜９、ＳｉＮ膜１０で構成
されたワード線電極を形成する（図７）。
り、ポリシリコン層８、酸化膜９、ＳｉＮ膜１０で構成
されたワード線電極を形成する（図７）。
【００２０】その後、ワード線電極をたとえば２００オ
ングストローム酸化後、ポリシリコン１１を５００オン
グストローム堆積し、その後展開絶縁膜１２をたとえば
４０００オングストローム堆積し、ポリッシュエッチン
グで平坦化する。
ングストローム酸化後、ポリシリコン１１を５００オン
グストローム堆積し、その後展開絶縁膜１２をたとえば
４０００オングストローム堆積し、ポリッシュエッチン
グで平坦化する。
【００２１】その後、ストレージノードプラグの孔１３
を開孔後、ポリシリコン１１を除去し、酸化後、ＳｉＮ
膜１４の側壁残しを行って基板を露出させる（図８およ
び図９）。
を開孔後、ポリシリコン１１を除去し、酸化後、ＳｉＮ
膜１４の側壁残しを行って基板を露出させる（図８およ
び図９）。
【００２２】その後、ストレージノードプラグとなるポ
リシリコン１５を埋め込み、その上に層間膜ＳｉＯ2 １
６を１０００オングストローム堆積し、次にビット線コ
ンタクト１７を開孔し、ポリシリコンストッパー１１で
ＲＩＥをとめる。
リシリコン１５を埋め込み、その上に層間膜ＳｉＯ2 １
６を１０００オングストローム堆積し、次にビット線コ
ンタクト１７を開孔し、ポリシリコンストッパー１１で
ＲＩＥをとめる。
【００２３】その後、ポリシリコン１１を除去し、酸化
後、ＳｉＮ膜１８を側壁残しし、上記ストッパー１１と
絶縁を保ちつつ基板を露出させた後、ビット線プラグの
ポリシリコン１９を埋め込み、その後、ビット線電極と
してのポリシリコン２０を５００オングストローム、Ｗ
Ｓｉ ２１を１５００オングストローム、ＣＶＤ酸化膜
２２を２０００オングストローム堆積する（図１０およ
び図１１）。
後、ＳｉＮ膜１８を側壁残しし、上記ストッパー１１と
絶縁を保ちつつ基板を露出させた後、ビット線プラグの
ポリシリコン１９を埋め込み、その後、ビット線電極と
してのポリシリコン２０を５００オングストローム、Ｗ
Ｓｉ ２１を１５００オングストローム、ＣＶＤ酸化膜
２２を２０００オングストローム堆積する（図１０およ
び図１１）。
【００２４】その後ビット線の加工を行うことにより、
図１で示した、ストレージノードコンタクト領域での
み、間隔の広いビット線が形成される。
図１で示した、ストレージノードコンタクト領域での
み、間隔の広いビット線が形成される。
【００２５】その後、たとえば２００オングストローム
酸化し２３、ＳｉＮ ２４を２００オングストローム、
層間膜としてＣＶＤ ＳｉＯ2 ２５を１５００オング
ストローム堆積する。
酸化し２３、ＳｉＮ ２４を２００オングストローム、
層間膜としてＣＶＤ ＳｉＯ2 ２５を１５００オング
ストローム堆積する。
【００２６】これにより、上記のストレージノードコン
タクト領域の部分ではＣＶＤ ＳｉＯ2 ２５が完全に
埋め込まれず中心部に間隙が形成され、上記のストレー
ジノードコンタクト領域以外のすべてのビット線間で
は、完全に層間膜２５で埋め込まれる（図１２および図
１３）。
タクト領域の部分ではＣＶＤ ＳｉＯ2 ２５が完全に
埋め込まれず中心部に間隙が形成され、上記のストレー
ジノードコンタクト領域以外のすべてのビット線間で
は、完全に層間膜２５で埋め込まれる（図１２および図
１３）。
【００２７】その後、たとえば、等方的なエッチングに
より、層間膜２５がストレージノードコンタクト領域で
は除去され、他の領域では埋め込まれたままの状態にす
ることができ、これにより、リソグラフィーなしに自己
整合で、ストレージノードコンタクトが開孔できる。従
って、リソグラフィーの合わせ精度を考慮して配線との
間に余裕をとる必要がなくなるため、配線間隔を最小寸
法まで近づけることができる。さらに、このコンタクト
とビット線配線との距離、つまり、互いの位置関係は常
に一定とすることができるため、その間の容量も一定と
なり、半導体装置のバラツキも防止できる。
より、層間膜２５がストレージノードコンタクト領域で
は除去され、他の領域では埋め込まれたままの状態にす
ることができ、これにより、リソグラフィーなしに自己
整合で、ストレージノードコンタクトが開孔できる。従
って、リソグラフィーの合わせ精度を考慮して配線との
間に余裕をとる必要がなくなるため、配線間隔を最小寸
法まで近づけることができる。さらに、このコンタクト
とビット線配線との距離、つまり、互いの位置関係は常
に一定とすることができるため、その間の容量も一定と
なり、半導体装置のバラツキも防止できる。
【００２８】その後、たとえばＳｉＮ膜２６を５００オ
ングストローム堆積した後、ストレージノードのリソグ
ラフィーを行いレジストパターンを形成する。その後、
ＬＰＤ後２８をレジスト上には成長しないように、選択
的に成長させ、その後レジストを除去し、続いて、Ｓｉ
Ｎ膜２６をＲＩＥすることにより、ストレージノードプ
ラグを露出させる（図１４および図１５）。
ングストローム堆積した後、ストレージノードのリソグ
ラフィーを行いレジストパターンを形成する。その後、
ＬＰＤ後２８をレジスト上には成長しないように、選択
的に成長させ、その後レジストを除去し、続いて、Ｓｉ
Ｎ膜２６をＲＩＥすることにより、ストレージノードプ
ラグを露出させる（図１４および図１５）。
【００２９】その後、ストレージノード電極となるポリ
シリコン２９を７００オングストローム堆積し、ＣＶＤ
酸化膜３０をエッチバックにより埋め込んだ後、ポリシ
リコン２９をエッチングして、１ビットごとに分離する
（図１６および図１７）。
シリコン２９を７００オングストローム堆積し、ＣＶＤ
酸化膜３０をエッチバックにより埋め込んだ後、ポリシ
リコン２９をエッチングして、１ビットごとに分離する
（図１６および図１７）。
【００３０】その後、たとえば弗酸系のエッチングで、
酸化膜３０、および、ＬＰＤ酸化膜２８を除去する。そ
の後、キャパシタ絶縁膜としてのシリコン窒化膜３１を
形成した後、プレート電極３２を堆積、加工する（図１
８および図１９）。
酸化膜３０、および、ＬＰＤ酸化膜２８を除去する。そ
の後、キャパシタ絶縁膜としてのシリコン窒化膜３１を
形成した後、プレート電極３２を堆積、加工する（図１
８および図１９）。
【００３１】その後は周知の方法によりＡｌ配線を形成
することにより、スタック型メモリセルをもつＤＲＡＭ
が完成される。
することにより、スタック型メモリセルをもつＤＲＡＭ
が完成される。
【００３２】この構造においては、プレート上以外の全
てのＡｌ用コンタクトを前記のビット線を介在したもの
とすることもでき、それにより、Ａｌ配線からいっき
に、Ｓｉ基板まで開孔する深いコンタクトを無くすこと
もできるため、深いコンタクト開孔や、その中への電極
埋め込みといった、困難なプロセスを回避できる。
てのＡｌ用コンタクトを前記のビット線を介在したもの
とすることもでき、それにより、Ａｌ配線からいっき
に、Ｓｉ基板まで開孔する深いコンタクトを無くすこと
もできるため、深いコンタクト開孔や、その中への電極
埋め込みといった、困難なプロセスを回避できる。
【００３３】本発明は、この実施例で示したＤＲＡＭの
メモリセル以外にもあらゆる、半導体装置に適用可能な
点は言うまでもない。
メモリセル以外にもあらゆる、半導体装置に適用可能な
点は言うまでもない。
【００３４】なお、同一配線層間の距離が一定値以上の
広い領域を形成するリソグラフィにおいて、エッジ利用
の位相シフト法を用いてもよい。図２０ないし図２３は
その例を示したもので、図２０のようにクロムパターン
４１を利用し位相シフタ（ＳｉＯ2 膜）４０を用い、こ
れにより図２１に示すようなレジストパターン４３を形
成する方法、あるいは図２２のような広い領域を形成す
るように位相シフタ（ＳｉＯ2 膜）４０の形状を符号４
４で示すように一部変えたものを用い、これにより図２
３に示すようなレジストパターン４３を形成する方法を
用いることができる。
広い領域を形成するリソグラフィにおいて、エッジ利用
の位相シフト法を用いてもよい。図２０ないし図２３は
その例を示したもので、図２０のようにクロムパターン
４１を利用し位相シフタ（ＳｉＯ2 膜）４０を用い、こ
れにより図２１に示すようなレジストパターン４３を形
成する方法、あるいは図２２のような広い領域を形成す
るように位相シフタ（ＳｉＯ2 膜）４０の形状を符号４
４で示すように一部変えたものを用い、これにより図２
３に示すようなレジストパターン４３を形成する方法を
用いることができる。
【００３５】
【発明の効果】本発明により形成されたコンタクトは、
リソグラフィーを必要としないため、その合わせ精度を
考慮して、配線との間に余裕をとる必要がなくなるた
め、配線間隔は、最小寸法まで近ずけることも可能とな
り高集積化が図れる。また、リソグラフィを必要としな
いため、工程が簡略化できる。さらに、コンタクトは配
線に自己整合に形成できるため、その位置関係はつねに
一定であり、従ってその間の容量も一定となり、半導体
装置の性能のバラツキも防止できる。
リソグラフィーを必要としないため、その合わせ精度を
考慮して、配線との間に余裕をとる必要がなくなるた
め、配線間隔は、最小寸法まで近ずけることも可能とな
り高集積化が図れる。また、リソグラフィを必要としな
いため、工程が簡略化できる。さらに、コンタクトは配
線に自己整合に形成できるため、その位置関係はつねに
一定であり、従ってその間の容量も一定となり、半導体
装置の性能のバラツキも防止できる。
【図１】本発明の実施例のＤＲＡＭのメモリセルの平面
図
図
【図２】図１のＡ−Ｂ断面図、
【図３】図１のＣ−Ｄ断面図
【図４】製造工程断面図（図１のＡ−Ｂ断面図）
【図５】製造工程断面図（図１のＣ−Ｄ断面図）
【図６】製造工程断面図（図１のＡ−Ｂ断面図）
【図７】製造工程断面図（図１のＡ−Ｂ断面図）
【図８】製造工程断面図（図１のＡ−Ｂ断面図）
【図９】製造工程断面図（図１のＣ−Ｄ断面図）
【図１０】製造工程断面図（図１のＡ−Ｂ断面図）
【図１１】製造工程断面図（図１のＣ−Ｄ断面図）
【図１２】製造工程断面図（図１のＡ−Ｂ断面図）
【図１３】製造工程断面図（図１のＣ−Ｄ断面図）
【図１４】製造工程断面図（図１のＡ−Ｂ断面図）
【図１５】製造工程断面図（図１のＣ−Ｄ断面図）
【図１６】製造工程断面図（図１のＡ−Ｂ断面図）
【図１７】製造工程断面図（図１のＣ−Ｄ断面図）
【図１８】製造工程断面図（図１のＡ−Ｂ断面図）
【図１９】製造工程断面図（図１のＣ−Ｄ断面図）
【図２０】本発明の加工に位相シフトを用いる場合のパ
ターン（レティクルパターン）の平面図
ターン（レティクルパターン）の平面図
【図２１】本発明の加工に位相シフトを用いて形成され
たレジストパターンの平面図
たレジストパターンの平面図
【図２２】本発明の加工に位相シフトを用いる場合のパ
ターン（レティクルパターン）の平面図
ターン（レティクルパターン）の平面図
【図２３】本発明の加工に位相シフトを用いて形成され
たレジストパターンの平面図
たレジストパターンの平面図
ＢＬ１〜ＢＬ１…ビット線、ＳＮＣ１〜ＳＮＣ６…スト
レージノードコンタクト領域、ＢＬＣ…ビット線コンタ
クト、ＳＤＧ…活性化領域、１…Ｓｉ基板、２…酸化
膜、３…ＳｉＮ膜、４，５…ＣＶＤ酸化膜、６…トレン
チ溝、７…ＣＶＤ酸化膜、８…ポリシリコンゲート、９
…酸化膜、１０…ＳｉＮ膜、１１…ポリシリコン、１２
…層間膜、１４…ＳｉＮ膜、１５…ストレージノードプ
ラグ、１６…ＣＶＤ酸化膜、１７…ビット線コンタク
ト、１８…ＳｉＮ膜、１９…ビット線プラグ、２０…ポ
リシリコン、２１…ＷＳｉ膜、２２…ＣＶＤ酸化膜、２
３…酸化膜、２４…ＳｉＮ膜、２５…ＣＶＤ酸化膜、２
６…ＳｉＮ膜、２８…ＬＰＤ酸化膜、２９…ポリシリコ
ン、３０…ＣＶＤ酸化膜、３１…シリコン窒化膜、３２
…プレートポリシリコン、４０…位相シフタ（ＳｉＯ2
膜）、４１…クロム、４３…レジスト
レージノードコンタクト領域、ＢＬＣ…ビット線コンタ
クト、ＳＤＧ…活性化領域、１…Ｓｉ基板、２…酸化
膜、３…ＳｉＮ膜、４，５…ＣＶＤ酸化膜、６…トレン
チ溝、７…ＣＶＤ酸化膜、８…ポリシリコンゲート、９
…酸化膜、１０…ＳｉＮ膜、１１…ポリシリコン、１２
…層間膜、１４…ＳｉＮ膜、１５…ストレージノードプ
ラグ、１６…ＣＶＤ酸化膜、１７…ビット線コンタク
ト、１８…ＳｉＮ膜、１９…ビット線プラグ、２０…ポ
リシリコン、２１…ＷＳｉ膜、２２…ＣＶＤ酸化膜、２
３…酸化膜、２４…ＳｉＮ膜、２５…ＣＶＤ酸化膜、２
６…ＳｉＮ膜、２８…ＬＰＤ酸化膜、２９…ポリシリコ
ン、３０…ＣＶＤ酸化膜、３１…シリコン窒化膜、３２
…プレートポリシリコン、４０…位相シフタ（ＳｉＯ2
膜）、４１…クロム、４３…レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森門 六月生 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 仁田山 晃寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (3)
- 【請求項１】 半導体装置のＳｉ基板層および電極配線
層において、その同一配線層間に、任意の物質膜あるい
はその多層膜が埋め込まれており、その少なくとも中心
側に埋め込まれた膜は、その同一配線層間の距離が一定
値以上の広い領域では除去されていることを特徴とする
半導体装置。 - 【請求項２】 上記電極配線はＤＲＡＭのメモリセルの
ワード線であり、上層電極としてのビット線電極および
下層電極としてのＳｉ拡散層電極を有し、該広い領域が
ビット線コンタクト孔であり、あるいは該電極配線がビ
ット線であり、上層にキャパシタの下部電極層、下層に
Ｓｉ拡散層電極を有し、該広い領域がストレージノード
コンタクト孔であり、該電極配線と該コンタクト孔との
距離が一定であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 請求項１記載の半導体装置の製造方法で
あって、該同一配線層間の距離が一定値以上の広い領域
を形成後、該広い領域では完全には埋まらず、その他の
配線層間は完全に埋めつくす適当な厚みの任意の物質膜
を堆積させる工程と、この任意の物質膜の堆積部分を等
方エッチングし、該広い領域の少なくとも中心部分の膜
を選択的に除去し、該広い領域部分に孔を形成させるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191122A JPH0637273A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191122A JPH0637273A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637273A true JPH0637273A (ja) | 1994-02-10 |
Family
ID=16269235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191122A Pending JPH0637273A (ja) | 1992-07-17 | 1992-07-17 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637273A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338597A (ja) * | 1993-05-31 | 1994-12-06 | Micron Technol Inc | 記憶セルの埋込ビット線アレイを形成する方法 |
| EP0487737B1 (en) * | 1990-06-22 | 1995-12-06 | Fanuc Ltd. | Method of controlling operations of galvanometer for scanner |
| JP2002237525A (ja) * | 1995-01-31 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US6846733B2 (en) | 1995-09-29 | 2005-01-25 | Kabushiki Kaisha Toshiba | Stacked capacitor-type semiconductor storage device and manufacturing method thereof |
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
-
1992
- 1992-07-17 JP JP4191122A patent/JPH0637273A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0487737B1 (en) * | 1990-06-22 | 1995-12-06 | Fanuc Ltd. | Method of controlling operations of galvanometer for scanner |
| JPH06338597A (ja) * | 1993-05-31 | 1994-12-06 | Micron Technol Inc | 記憶セルの埋込ビット線アレイを形成する方法 |
| JP2002237525A (ja) * | 1995-01-31 | 2002-08-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
| US7795147B2 (en) | 1995-01-31 | 2010-09-14 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for fabricating the same |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| US6846733B2 (en) | 1995-09-29 | 2005-01-25 | Kabushiki Kaisha Toshiba | Stacked capacitor-type semiconductor storage device and manufacturing method thereof |
| US7023044B2 (en) | 1995-09-29 | 2006-04-04 | Kabushiki Kaisha Toshiba | Stacked capacitor-type semiconductor storage device and manufacturing method thereof |
| US7187027B2 (en) | 1995-09-29 | 2007-03-06 | Kabushiki Kaisha Toshiba | Stacked capacitor-type semiconductor storage device and manufacturing method thereof |
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