JPH0637283A

JPH0637283A - 半導体記憶装置

Info

Publication number: JPH0637283A
Application number: JP4213772A
Authority: JP
Inventors: Shigeki Kayama; 茂樹加山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-07-17
Filing date: 1992-07-17
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】消費電力が少なく且つデータ保持特性が優れ
ているにも拘らず、動作速度も速い半導体記憶装置を提
供する。【構成】メモリセルのフリップフロップの負荷素子に
なっているＰＭＯＳトランジスタ１４のチャネル領域１
４ａは多結晶Ｓｉ膜３７のみで形成されており、電源線
２２は多結晶Ｓｉ膜３７と多結晶Ｓｉ膜４２との２層膜
で形成されている。このため、薄膜トランジスタ１４の
遮断時におけるチャネルリーク電流は少なく、電源線２
２の電気抵抗は低い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、ＴＦＴ負荷型ＳＲ
ＡＭと称されている半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】図８は、ＴＦＴ負荷型ＳＲＡＭのメモリ
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は駆動用のＮＭＯＳトランジスタ１２、
１３と負荷用のＰＭＯＳトランジスタ１４、１５とから
成っており、このフリップフロップ１１と転送用のＮＭ
ＯＳトランジスタ１６、１７とでメモリセルが構成され
ている。

【０００３】ＮＭＯＳトランジスタ１２、１３のソース
領域には接地線２１が接続されており、ＰＭＯＳトラン
ジスタ１４、１５のソース領域には電源線２２が接続さ
れている。また、ワード線２３がＮＭＯＳトランジスタ
１６、１７のゲート電極になっており、これらのＮＭＯ
Ｓトランジスタ１６、１７の各々の一方のソース・ドレ
イン領域に真補のビット線２４、２５が接続されてい
る。

【０００４】トランジスタ１２〜１７のうちで、ＮＭＯ
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
膜内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。

【０００５】図９、１０は、この様なＴＦＴ負荷型ＳＲ
ＡＭの一従来例のうちで、所謂ボトムゲート型のＰＭＯ
Ｓトランジスタ１４、１５の構造を示している。この一
従来例では、層間絶縁膜であるＳｉＯ₂膜３１上で多結
晶Ｓｉ膜３２、３３がＰＭＯＳトランジスタ１４、１５
のゲート電極のパターンに加工されている。多結晶Ｓｉ
膜３２、３３はＰＭＯＳトランジスタ１４、１５のゲー
ト酸化膜になっているＳｉＯ₂膜３４に覆われており、
多結晶Ｓｉ膜３３、３２に達するコンタクト孔３５、３
６がＳｉＯ₂膜３４に形成されている。

【０００６】ＳｉＯ₂膜３４上では、多結晶Ｓｉ膜３
２、３３上を通過してコンタクト孔３５、３６上へ延び
るパターンに多結晶Ｓｉ膜３７、３８が加工されてお
り、これらの多結晶Ｓｉ膜３７、３８のうちで、ＳｉＯ
₂膜３４を介して多結晶Ｓｉ膜３２、３３に対向してい
る領域がＰＭＯＳトランジスタ１４、１５のチャネル領
域１４ａ、１５ａになっている。

【０００７】また、多結晶Ｓｉ膜３７、３８のうちで、
チャネル領域１４ａ、１５ａよりもコンタクト孔３５、
３６側の領域がドレイン領域１４ｂ、１５ｂになってお
り、コンタクト孔３５、３６とは反対側の領域がソース
領域及び電源線２２になっている。

【０００８】

【発明が解決しようとする課題】ところで、薄膜トラン
ジスタであるＰＭＯＳトランジスタ１４、１５の遮断時
におけるチャネルリーク電流を低減させ、これによって
消費電力を少なくし且つデータ保持特性を高めるという
点からは、多結晶Ｓｉ膜３７、３８の膜厚は薄い方が望
ましい（例えば、特開昭６１−４８９７５号公報）。

【０００９】しかし、上述の一従来例では、ＰＭＯＳト
ランジスタ１４、１５のチャネル領域１４ａ、１５ａと
電源線２２とが同一の多結晶Ｓｉ膜３７、３８で形成さ
れているので、多結晶Ｓｉ膜３７、３８の膜厚を薄くす
ると、電源線２２の電気抵抗が高くなって、動作速度が
低下する。

【００１０】また、ＰＭＯＳトランジスタ１４、１５の
閾値電圧を低くして導通時における電流を増大させ、こ
れによってデータ保持特性を高めるためには、ゲート酸
化膜であるＳｉＯ₂膜３４の膜厚は薄い方が望ましい。
しかし、ＳｉＯ₂膜３４の膜厚を薄くすると、ＰＭＯＳ
トランジスタ１４については、ゲート電極である多結晶
Ｓｉ膜３２の端縁部３２ａにおける耐圧が、電界集中や
多結晶Ｓｉ膜３７をＣＶＤ法で堆積させる前処理として
のエッチング等によって劣化し易く、信頼性が低下す
る。

【００１１】

【課題を解決するための手段】請求項１の半導体記憶装
置は、薄膜トランジスタ１４、１５を負荷素子とするフ
リップフロップ１１を用いてメモリセルが構成されてい
る半導体記憶装置において、前記薄膜トランジスタ１
４、１５のチャネル領域１４ａ、１５ａは膜厚が相対的
に薄い半導体膜３７、３８で形成されており、前記薄膜
トランジスタ１４、１５のソース領域に電気的に接続さ
れている電源線２２は膜厚が相対的に厚い半導体膜３
７、３８、４２で形成されていることを特徴としてい
る。

【００１２】請求項２の半導体記憶装置は、薄膜トラン
ジスタ１４、１５を負荷素子とするフリップフロップ１
１を用いてメモリセルが構成されている半導体記憶装置
において、前記薄膜トランジスタ１４、１５のゲート電
極３２、３３の端縁部とこの薄膜トランジスタ１４、１
５のチャネル領域１４ａ、１５ａが形成されている半導
体膜３７、３８との重畳部は互いに積層されているゲー
ト絶縁膜３４と層間絶縁膜４１とに覆われており、前記
ゲート電極３２、３３のうちで前記重畳部以外の部分は
前記ゲート絶縁膜３４に覆われていることを特徴として
いる。

【００１３】請求項３の半導体記憶装置は、薄膜トラン
ジスタ１４、１５を負荷素子とするフリップフロップ１
１を用いてメモリセルが構成されている半導体記憶装置
において、前記薄膜トランジスタ１４、１５のゲート電
極３２、３３及びこのゲート電極３２、３３と同一層の
第１の半導体膜５１同士の間が絶縁膜５２で埋められて
おり、前記ゲート電極３２、３３及び前記第１の半導体
膜５１上と前記絶縁膜５２上とに前記薄膜トランジスタ
１４、１５のゲート絶縁膜３４とチャネル領域１４ａ、
１５ａが形成されている第２の半導体膜３７、３８とが
順次に積層されていることを特徴としている。

【００１４】請求項４の半導体記憶装置は、請求項１〜
３の何れか１項に記載の半導体記憶装置において、前記
薄膜トランジスタ１４、１５のゲート電極３２、３３が
その側面に導電性の側壁６３を有しており、前記薄膜ト
ランジスタ１４、１５のゲート絶縁膜３４とチャネル領
域１４ａ、１５ａが形成されている半導体膜３７、３８
とが前記ゲート電極３２、３３上に順次に積層されてい
ることを特徴としている。

【００１５】請求項５の半導体記憶装置は、請求項１〜
３の何れか１項に記載の半導体記憶装置において、前記
薄膜トランジスタ１４、１５のゲート電極３２、３３と
同一層の第１の半導体膜５１及び前記薄膜トランジスタ
１４、１５のチャネル領域１４ａ、１５ａと同一層の第
２の半導体膜３７、３８の２層の半導体膜３７、３８、
５１で、前記薄膜トランジスタ１４、１５のソース領域
に電気的に接続されている電源線２２が形成されている
ことを特徴としている。

【００１６】

【作用】請求項１の半導体記憶装置では、膜厚が相対的
に薄い半導体膜３７、３８で薄膜トランジスタ１４、１
５のチャネル領域１４ａ、１５ａが形成されているの
で、この薄膜トランジスタ１４、１５の遮断時における
チャネルリーク電流が少ない。一方、膜厚が相対的に厚
い半導体膜３７、３８、４２で電源線２２が形成されて
いるので、この電源線２２の電気抵抗が低い。

【００１７】請求項２の半導体記憶装置では、薄膜トラ
ンジスタ１４、１５のゲート電極３２、３３の端縁部と
この薄膜トランジスタ１４、１５のチャネル領域１４
ａ、１５ａが形成されている半導体膜３７、３８との重
畳部は、ゲート絶縁膜３４のみならず層間絶縁膜４１に
も覆われており、この部分における絶縁膜３４、４１の
膜厚が厚いので、この重畳部では電界集中等によるゲー
ト耐圧の劣化がない。一方、ゲート電極３２、３３のう
ちで重畳部以外の部分はゲート絶縁膜３４にしか覆われ
ていないので、薄膜トランジスタ１４、１５の導通時に
おける電流は減少しない。

【００１８】請求項３の半導体記憶装置では、薄膜トラ
ンジスタ１４、１５のゲート電極３２、３３及びこのゲ
ート電極３２、３３と同一層の第１の半導体膜５１同士
の間が絶縁膜５２で平坦化されており、これらの上にゲ
ート絶縁膜３４とチャネル領域１４ａ、１５ａが形成さ
れている第２の半導体膜３７、３８とが順次に積層され
ている。このため、ゲート電極３２、３３の表面に沿う
様に第２の半導体膜３７、３８が形成されている場合の
様には電界集中等が生じにくく、この電界集中等による
ゲート耐圧の劣化がない。

【００１９】請求項４の半導体記憶装置では、薄膜トラ
ンジスタ１４、１５のゲート電極３２、３３のうちでチ
ャネル領域１４ａ、１５ａが形成されている半導体膜３
７、３８に対向している部分には鋭角の部分がないので
電界集中等が生じにくく、この電界集中等によるゲート
耐圧の劣化がない。また、薄膜トランジスタ１４、１５
のチャネル長を半導体膜３２、３３の加工寸法よりも側
壁の幅だけ増加させることができるので、薄膜トランジ
スタ１４、１５の短チャネル効果を抑制することができ
る。

【００２０】請求項５の半導体記憶装置では、薄膜トラ
ンジスタ１４、１５のチャネル領域１４ａ、１５ａと同
一層の第２の半導体膜３７、３８のみならず、ゲート電
極３２、３３と同一層の第１の半導体膜５１によって
も、電源線２２が形成されているので、電源線２２の膜
厚が厚く、この電源線２２の電気抵抗が低い。

【００２１】

【実施例】以下、本願の発明の第１〜第４実施例を、図
１〜８を参照しながら説明する。なお、図９、１０に示
した一従来例と対応する構成部分には、同一の符号を付
してある。

【００２２】図１、２が、第１実施例を示している。こ
の第１実施例を製造するためには、図８に示したＮＭＯ
Ｓトランジスタ１２、１３、１６、１７等を従来公知の
工程で形成した後、図１（ａ）に示す様に、これらの上
層の層間絶縁膜であるＳｉＯ₂膜３１上で膜厚が２００
０Å程度の多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ
る。

【００２３】その後、この多結晶Ｓｉ膜をパターニング
して、ＰＭＯＳトランジスタ１４、１５のゲート電極に
なる多結晶Ｓｉ膜３２、３３を得る。そして、膜厚が１
０００Å程度のＳｉＯ₂膜４１と膜厚が５００〜１００
０Å程度の多結晶Ｓｉ膜４２とを順次に全面に堆積させ
る。

【００２４】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜４２上にレジスト４３を塗布し、ＰＭＯＳトランジス
タ１４、１５のチャネル領域１４ａ、１５ａ及びコンタ
クト孔３５、３６に対応する部分のレジスト４３を除去
するパターニングを行う。そして、このレジスト４３を
マスクにして、多結晶Ｓｉ膜４２とＳｉＯ₂膜４１とを
エッチングする。

【００２５】次に、図１（ｃ）に示す様に、レジスト４
３を除去した後、膜厚が４００Å程度のＳｉＯ₂膜３４
をＣＶＤ法で全面に堆積させ、更にレジスト４４を塗布
する。そして、ＰＭＯＳトランジスタ１４、１５のチャ
ネル領域１４ａ、１５ａのパターンにレジスト４４を残
す加工を行い、このレジスト４４をマスクにして、Ｓｉ
Ｏ₂膜３４をエッチングする。

【００２６】次に、図１（ｄ）に示す様に、レジスト４
４を除去した後、膜厚が２００Å程度の多結晶Ｓｉ膜を
ＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ膜と多結晶
Ｓｉ膜４２とを同時にパターニングして、ＰＭＯＳトラ
ンジスタ１４、１５のチャネル領域１４ａ、１５ａ、ド
レイン領域１４ｂ、１５ｂ及びソース領域と電源線２２
とのパターンの多結晶Ｓｉ膜３７、３８とその下層にの
み位置する多結晶Ｓｉ膜４２とを得る。

【００２７】その後、チャネル領域１４ａ、１５ａ以外
の多結晶Ｓｉ膜３７、３８、４２にＰ型の不純物を導入
してＰＭＯＳトランジスタ１４、１５を完成させ、更に
従来公知の工程を実行して、この第１実施例を完成させ
る。なお、この第１実施例では、ＰＭＯＳトランジスタ
１４、１５が所謂ボトムゲート型であるが、必ずしもボ
トムゲート型である必要はなく、所謂トップゲート型で
あってもよい。

【００２８】図３、４は、第２実施例を示している。こ
の第２実施例の製造に際しても、図３（ａ）に示す様
に、ＳｉＯ₂膜４１の堆積までは、上述の第１実施例を
製造する場合と同様の工程を実行する。

【００２９】しかし、この第２実施例を製造するために
は、次に、図３（ｂ）に示す様に、ＳｉＯ₂膜４１上に
レジスト４５を塗布し、多結晶Ｓｉ膜３２、３３の端縁
部と後に形成する多結晶Ｓｉ膜３７、３８との重畳部に
対応する部分のレジスト４５を残すパターニングを行
う。そして、このレジスト４５をマスクにして、ＳｉＯ
₂膜４１をエッチングする。

【００３０】次に、図３（ｃ）に示す様に、レジスト４
５を除去した後、膜厚が２００〜４００Å程度のＳｉＯ
₂膜３４をＣＶＤ法で全面に堆積させ、更にレジスト４
６を塗布する。そして、コンタクト孔３５、３６に対応
する部分のレジスト４６を除去するパターニングを行
い、このレジスト４６をマスクにして、ＳｉＯ₂膜３４
をエッチングする。

【００３１】次に、図３（ｄ）に示す様に、レジスト４
６を除去した後、多結晶Ｓｉ膜をＣＶＤ法で全面に堆積
させ、この多結晶Ｓｉ膜をパターニングして、ＰＭＯＳ
トランジスタ１４、１５のチャネル領域１４ａ、１５
ａ、ドレイン領域１４ｂ、１５ｂ及びソース領域と電源
線２２とのパターンの多結晶Ｓｉ膜３７、３８を得る。
この後は、第１実施例を製造する場合と同様の工程を実
行して、この第２実施例を完成させる。

【００３２】図５、６は、第３実施例を示している。こ
の第３実施例の製造に際しても、図５（ａ）に示す様
に、ＰＭＯＳトランジスタ１４、１５のゲート電極等を
形成するための多結晶Ｓｉ膜４７を堆積させ、この多結
晶Ｓｉ膜４７上にレジスト４８を塗布するまでは、上述
の第１及び第２実施例を製造する場合と同様の工程を実
行する。しかし、この第３実施例を製造するためには、
ＰＭＯＳトランジスタ１４、１５のゲート電極のみなら
ず電源線２２のパターンにもレジスト４８を残す加工を
行う。

【００３３】次に、レジスト４８をマスクにして多結晶
Ｓｉ膜４７に対するＲＩＥを行って、図５（ｂ）に示す
様に、ＰＭＯＳトランジスタ１４、１５のゲート電極に
なる多結晶Ｓｉ膜３２、３３と電源線２２の一部になる
多結晶Ｓｉ膜５１とを得る。そして、レジスト４８を除
去した後、膜厚が３０００Å程度のＳｉＯ₂膜５２をＣ
ＶＤ法で全面に堆積させ、更にＳＯＧ膜５３かレジスト
をＳｉＯ₂膜５２上に回転塗布する。

【００３４】次に、ＳＯＧ膜５３またはレジストとＳｉ
Ｏ₂膜５２との全面をＲＩＥでエッチバックして、図５
（ｃ）に示す様に、多結晶Ｓｉ膜３２、３３、５１間を
ＳｉＯ₂膜５２で平坦に埋める。

【００３５】次に、図５（ｄ）に示す様に、膜厚が５０
０Å程度のＳｉＯ₂膜３４をＣＶＤ法で全面に堆積さ
せ、更にレジスト５４を塗布する。そして、多結晶Ｓｉ
膜３２、３３、５１に対するコンタクト孔３５、３６、
５５、５６に対応する部分のレジスト５４除去するパタ
ーニングを行い、このレジスト５４をマスクにして、Ｓ
ｉＯ₂膜３４に対するＲＩＥを行う。

【００３６】次に、図５（ｅ）に示す様に、レジスト５
４を除去した後、多結晶Ｓｉ膜５７をＣＶＤ法で全面に
堆積させ、更にレジスト５８を塗布する。そして、ＰＭ
ＯＳトランジスタ１４、１５のチャネル領域１４ａ、１
５ａ、ドレイン領域１４ｂ、１５ｂ及びソース領域のパ
ターンにレジスト５８を加工する。

【００３７】次に、レジスト５８をマスクにして多結晶
Ｓｉ膜５７に対するＲＩＥを行って、図５（ｆ）に示す
様に、多結晶Ｓｉ膜３７、３８を得る。この後は、第１
及び第２実施例を製造する場合と同様の工程を実行し
て、この第３実施例を完成させる。

【００３８】以上の様にして製造した第３実施例では、
多結晶Ｓｉ膜３７、３８のみならず、多結晶Ｓｉ膜３
７、３８と同一層の多結晶Ｓｉ膜５１によっても電源線
２２が形成されているが、図１、２に示した第１実施例
における多結晶Ｓｉ膜４２の代わりに多結晶Ｓｉ膜５１
を用いてもよく、図３、４に示した第２実施例で多結晶
Ｓｉ膜５１を用いてもよい。

【００３９】図７は、第４実施例の製造工程を示してい
る。この第４実施例の製造に際しても、図７（ａ）に示
す様に、ＰＭＯＳトランジスタ１４、１５のゲート電極
等を形成するための多結晶Ｓｉ膜４７をＣＶＤ法で１０
０ｎｍ程度の膜厚に堆積させるまでは、上述の第１〜第
３実施例を製造する場合と同様の工程を実行する。

【００４０】しかし、この第４実施例を製造するために
は、膜厚が３０ｎｍ程度のＳｉＯ₂膜６１をＣＶＤ法で
多結晶Ｓｉ膜４７上に堆積させ、このＳｉＯ₂膜６１上
にレジスト６２を塗布する。そして、ＰＭＯＳトランジ
スタ１４、１５のゲート電極のパターンにレジスト６２
を残す加工を行う。

【００４１】次に、レジスト６２をマスクにして、Ｓｉ
Ｏ₂膜６１と多結晶Ｓｉ膜４７とに対するＲＩＥを行っ
て、図７（ｂ）に示す様に、多結晶Ｓｉ膜３２、３３を
得る。そして、レジスト６２を除去した後、膜厚が１０
０ｎｍ程度の多結晶Ｓｉ膜６３をＣＶＤ法で全面に堆積
させる。

【００４２】次に、多結晶Ｓｉ膜６３の全面に対してＲ
ＩＥを行い、更にＳｉＯ₂膜６１を除去して、図７
（ｃ）に示す様に、多結晶Ｓｉ膜６３から成る側壁を多
結晶Ｓｉ膜３２、３３の側面に形成する。その後、図７
（ｄ）に示す様に、膜厚が４０ｎｍ程度のＳｉＯ₂膜３
４をＣＶＤ法で全面に堆積させ、更にレジスト４６を塗
布する。そして、コンタクト孔３５、３６に対応する部
分のレジスト４６を除去するパターニングを行う。

【００４３】次に、図７（ｅ）に示す様に、レジスト４
６をマスクにして、ＳｉＯ₂膜３４に対するＲＩＥを行
う。そして、レジスト４６を除去した後、膜厚が２０ｎ
ｍ程度の多結晶Ｓｉ膜をＣＶＤ法で全面に堆積させ、こ
の多結晶Ｓｉ膜をＰＭＯＳトランジスタ１４、１５のチ
ャネル領域１４ａ、１５ａ、ドレイン領域１４ｂ、１５
ｂ及びソース領域と電源線２２とのパターンに加工し
て、多結晶Ｓｉ膜３７、３８を得る。

【００４４】この後は、第１〜第３実施例を製造する場
合と同様の工程を実行して、この第４実施例を完成させ
る。なお、既述の第１〜第３実施例においても、この第
４実施例と同様に、多結晶Ｓｉ膜６３から成る側壁を多
結晶Ｓｉ膜３２、３３の側面に形成してもよい。

【００４５】

【発明の効果】請求項１の半導体記憶装置では、メモリ
セルを構成しているフリップフロップの負荷素子である
薄膜トランジスタの遮断時におけるチャネルリーク電流
が少ないので、消費電力が少なく且つデータ保持特性が
優れているにも拘らず、電源線の電気抵抗が低いので、
動作速度が速い。

【００４６】請求項２の半導体記憶装置では、薄膜トラ
ンジスタの導通時における電流が減少しないので、デー
タ保持特性が劣化しないにも拘らず、電界集中等による
ゲート耐圧の劣化がないので、信頼性が高い。

【００４７】請求項３の半導体記憶装置では、薄膜トラ
ンジスタで電界集中等によるゲート耐圧の劣化がないの
で、信頼性が高い。

【００４８】請求項４の半導体記憶装置では、薄膜トラ
ンジスタで電界集中等によるゲート耐圧の劣化がなく、
しかも薄膜トランジスタの短チャネル効果を抑制するこ
とができるので、信頼性が高い。

【００４９】請求項５の半導体記憶装置では、電源線の
電気抵抗が低いので、動作速度が速い。

【図面の簡単な説明】

【図１】本願の発明の第１実施例の製造工程を順次に示
しており、図２のＩ−Ｉ線に沿う位置における側断面図
である。

【図２】第１実施例の平面図である。

【図３】第２実施例の製造工程を順次に示しており、図
４のＩＩＩ−ＩＩＩ線に沿う位置における側断面図であ
る。

【図４】第２実施例の平面図である。

【図５】第３実施例の製造工程を順次に示しており、図
６のＶ−Ｖ線に沿う位置における側断面図である。

【図６】第３実施例の平面図である。

【図７】第４実施例の製造工程を順次に示す側断面図で
ある。

【図８】本願の発明を適用し得るＴＦＴ負荷型ＳＲＡＭ
のメモリセルの等価回路図である。

【図９】本願の発明の一従来例を示しており、図１０の
ＩＸ−ＩＸ線に沿う位置における側断面図である。

【図１０】一従来例の平面図である。

【符号の説明】

１１フリップフロップ１４ＰＭＯＳトランジスタ１４ａチャネル領域１５ＰＭＯＳトランジスタ１５ａチャネル領域２２電源線３２多結晶Ｓｉ膜３３多結晶Ｓｉ膜３４ＳｉＯ₂膜３７多結晶Ｓｉ膜３８多結晶Ｓｉ膜４１ＳｉＯ₂膜４２多結晶Ｓｉ膜５１多結晶Ｓｉ膜５２ＳｉＯ₂膜６３多結晶Ｓｉ膜

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタを負荷素子とするフリ
ップフロップを用いてメモリセルが構成されている半導
体記憶装置において、前記薄膜トランジスタのチャネル領域は膜厚が相対的に
薄い半導体膜で形成されており、前記薄膜トランジスタのソース領域に電気的に接続され
ている電源線は膜厚が相対的に厚い半導体膜で形成され
ていることを特徴とする半導体記憶装置。
【請求項２】薄膜トランジスタを負荷素子とするフリ
ップフロップを用いてメモリセルが構成されている半導
体記憶装置において、前記薄膜トランジスタのゲート電極の端縁部とこの薄膜
トランジスタのチャネル領域が形成されている半導体膜
との重畳部は互いに積層されているゲート絶縁膜と層間
絶縁膜とに覆われており、前記ゲート電極のうちで前記重畳部以外の部分は前記ゲ
ート絶縁膜に覆われていることを特徴とする半導体記憶
装置。
【請求項３】薄膜トランジスタを負荷素子とするフリ
ップフロップを用いてメモリセルが構成されている半導
体記憶装置において、前記薄膜トランジスタのゲート電極及びこのゲート電極
と同一層の第１の半導体膜同士の間が絶縁膜で埋められ
ており、前記ゲート電極及び前記第１の半導体膜上と前記絶縁膜
上とに前記薄膜トランジスタのゲート絶縁膜とチャネル
領域が形成されている第２の半導体膜とが順次に積層さ
れていることを特徴とする半導体記憶装置。
【請求項４】前記薄膜トランジスタのゲート電極がそ
の側面に導電性の側壁を有しており、前記薄膜トランジスタのゲート絶縁膜とチャネル領域が
形成されている半導体膜とが前記ゲート電極上に順次に
積層されていることを特徴とする請求項１〜３の何れか
１項に記載の半導体記憶装置。
【請求項５】前記薄膜トランジスタのゲート電極と同
一層の第１の半導体膜及び前記薄膜トランジスタのチャ
ネル領域と同一層の第２の半導体膜の２層の半導体膜
で、前記薄膜トランジスタのソース領域に電気的に接続
されている電源線が形成されていることを特徴とする請
求項１〜３の何れか１項に記載の半導体記憶装置。