JPH0653441A - 薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法 - Google Patents
薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法Info
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- JPH0653441A JPH0653441A JP4220713A JP22071392A JPH0653441A JP H0653441 A JPH0653441 A JP H0653441A JP 4220713 A JP4220713 A JP 4220713A JP 22071392 A JP22071392 A JP 22071392A JP H0653441 A JPH0653441 A JP H0653441A
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Abstract
(57)【要約】
【目的】 ＴＦＴを備えるセル構造において、レイアウ
トに制限があるという問題を解決し、ユニットセルの一
方向が短くなっても薄膜トランジスタをレイアウトする
ことができるＴＦＴを備えたセル構造及びその形成方法
を提供する。 【構成】 薄膜トランジスタを構成する層と、この薄膜
トランジスタ以外の少なくとも一つのトランジスタを構
成する層を有し、これらのトランジスタによりセル構造
が形成されている薄膜トランジスタを備えたセル構造に
おいて、薄膜トランジスタへの電源供給ライン１７ａ，
１７ａ′をセルの上辺及び下辺の少なくともいずれかに
配置し、薄膜トランジスタのチャネル部１７ｂ，１７
ｂ′は該電源供給ラインから概ね垂直に形成し、該電源
供給ラインとコンタクトホール１８との絶縁は、コンタ
クトホールに形成された側壁絶縁膜２２によりこの絶縁
を行う。
トに制限があるという問題を解決し、ユニットセルの一
方向が短くなっても薄膜トランジスタをレイアウトする
ことができるＴＦＴを備えたセル構造及びその形成方法
を提供する。 【構成】 薄膜トランジスタを構成する層と、この薄膜
トランジスタ以外の少なくとも一つのトランジスタを構
成する層を有し、これらのトランジスタによりセル構造
が形成されている薄膜トランジスタを備えたセル構造に
おいて、薄膜トランジスタへの電源供給ライン１７ａ，
１７ａ′をセルの上辺及び下辺の少なくともいずれかに
配置し、薄膜トランジスタのチャネル部１７ｂ，１７
ｂ′は該電源供給ラインから概ね垂直に形成し、該電源
供給ラインとコンタクトホール１８との絶縁は、コンタ
クトホールに形成された側壁絶縁膜２２によりこの絶縁
を行う。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下適宜「ＴＦＴ」と略すこともある）を備えたセル構
造、薄膜トランジスタを備えたＳＲＡＭメモリーセル構
造、及び薄膜トランジスタを備えたセル構造の形成方法
に関する。
下適宜「ＴＦＴ」と略すこともある）を備えたセル構
造、薄膜トランジスタを備えたＳＲＡＭメモリーセル構
造、及び薄膜トランジスタを備えたセル構造の形成方法
に関する。
【０００２】
【従来の技術】薄膜トランジスタを備えたセル構造とし
て、例えば、ＴＦＴ負荷型のＳＲＡＭメモリーセル構造
が知られている。図１４に一般的なＣＭＯＳ−ＳＲＡＭ
メモリーセル構造の一例として、Ｓｉ基板にワードトラ
ンジスタとドライバートランジスタを形成し、負荷素子
としてＴＦＴをその上層部に積層して構成し、セル中央
にワード線７を配し、その両側に２つのドライバートラ
ンジスタ（その電極を８，９で示す）を概ね平行かつセ
ル中央に対し点対称に配する構造をとる構成のユニット
セルの基板構造を示す。
て、例えば、ＴＦＴ負荷型のＳＲＡＭメモリーセル構造
が知られている。図１４に一般的なＣＭＯＳ−ＳＲＡＭ
メモリーセル構造の一例として、Ｓｉ基板にワードトラ
ンジスタとドライバートランジスタを形成し、負荷素子
としてＴＦＴをその上層部に積層して構成し、セル中央
にワード線７を配し、その両側に２つのドライバートラ
ンジスタ（その電極を８，９で示す）を概ね平行かつセ
ル中央に対し点対称に配する構造をとる構成のユニット
セルの基板構造を示す。
【０００３】メモリーユニットセル回路を示す図１５
中、トランジスタ１，６はワードトランジスタであり、
トランジスタ２，５はドライバートランジスタであり、
トランジスタ３，４はロード（負荷）トランジスタをな
すＴＦＴである。
中、トランジスタ１，６はワードトランジスタであり、
トランジスタ２，５はドライバートランジスタであり、
トランジスタ３，４はロード（負荷）トランジスタをな
すＴＦＴである。
【０００４】４ＭＳＲＡＭ以降の高集積メモリーでは、
ワードトランジスタとドライバートランジスタをＳｉ基
板上に形成し、ロードトランジスタをＰＭＯＳ−ＴＦＴ
で構成するのが通例であり、その一例が、図１４に示さ
れる構造である。但し図１４は、ワードトランジスタと
ドライバートランジスタのゲート電極の配置と、関係す
るコンタクトのみを示したものである。即ち、電極７が
ワード線（図１５のワードトランジスタ１，６に相
当）、電極８，９がドライバートランジスタ（図１５の
ドライバートランジスタ２，５に相当）であり、図１４
中符号１０で示す部分がそれらを分離する素子間分離領
域である。ノードコンタクト１１から取りだされた信号
は、ワードトランジスタ７を通過し、電極８のコンタク
ト部の下の拡散層を経由してビットコンタクト１２から
取りだされる。図中、Ｓで信号を示す。
ワードトランジスタとドライバートランジスタをＳｉ基
板上に形成し、ロードトランジスタをＰＭＯＳ−ＴＦＴ
で構成するのが通例であり、その一例が、図１４に示さ
れる構造である。但し図１４は、ワードトランジスタと
ドライバートランジスタのゲート電極の配置と、関係す
るコンタクトのみを示したものである。即ち、電極７が
ワード線（図１５のワードトランジスタ１，６に相
当）、電極８，９がドライバートランジスタ（図１５の
ドライバートランジスタ２，５に相当）であり、図１４
中符号１０で示す部分がそれらを分離する素子間分離領
域である。ノードコンタクト１１から取りだされた信号
は、ワードトランジスタ７を通過し、電極８のコンタク
ト部の下の拡散層を経由してビットコンタクト１２から
取りだされる。図中、Ｓで信号を示す。
【０００５】このようなユニットセルの電源ライン、及
びＴＦＴチャネル構造のレイアウトについては様々な提
案がある。例えば、本出願人において、セル中央に電源
ラインをおき、そこからＬ字型のＴＦＴチャネルを枝わ
かれさせた構成が先きに提案されている。この構造は、
チャネルをＬ字型にすることによってチャネル長を長く
とれ、リーグ電流を低く抑えることに効果がある。しか
し一方では、セルのＹ方向のサイズがさらに小さくなる
とコンタクト周りのデザインが非常に厳しくなり、レイ
アウトができなくなってしまうという難点がある。
びＴＦＴチャネル構造のレイアウトについては様々な提
案がある。例えば、本出願人において、セル中央に電源
ラインをおき、そこからＬ字型のＴＦＴチャネルを枝わ
かれさせた構成が先きに提案されている。この構造は、
チャネルをＬ字型にすることによってチャネル長を長く
とれ、リーグ電流を低く抑えることに効果がある。しか
し一方では、セルのＹ方向のサイズがさらに小さくなる
とコンタクト周りのデザインが非常に厳しくなり、レイ
アウトができなくなってしまうという難点がある。
【０００６】
【発明の目的】本発明は上記問題点を解決して、ＴＦＴ
を備えるセル構造において、レイアウトに制限があると
いう問題を解決し、ユニットセルの一方向（例えばセル
が並置される方向であるＹ方向）が短くなっても薄膜ト
ランジスタをレイアウトすることができるＴＦＴを備え
たセル構造及びその形成方法を提供することを目的と
し、またＳＲＡＭのセル構造に適用して、負荷ＴＦＴの
レイアウトの制限を解決するとともに、ソフトエラー耐
性の向上も図ることができるＴＦＴを備えるＳＲＡＭメ
モリーセル構造を提供することを目的とする。
を備えるセル構造において、レイアウトに制限があると
いう問題を解決し、ユニットセルの一方向（例えばセル
が並置される方向であるＹ方向）が短くなっても薄膜ト
ランジスタをレイアウトすることができるＴＦＴを備え
たセル構造及びその形成方法を提供することを目的と
し、またＳＲＡＭのセル構造に適用して、負荷ＴＦＴの
レイアウトの制限を解決するとともに、ソフトエラー耐
性の向上も図ることができるＴＦＴを備えるＳＲＡＭメ
モリーセル構造を提供することを目的とする。
【０００７】
【問題点を解決するための手段】本出願の請求項１の発
明は、薄膜トランジスタを構成する層と、この薄膜トラ
ンジスタ以外の少なくとも一つのトランジスタを構成す
る層を有し、これらのトランジスタによりセル構造が形
成されている薄膜トランジスタを備えたセル構造におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺の少なくともいずれかに配置し、薄膜トランジ
スタのチャネル部は該電源供給ラインから概ね垂直に形
成し、該電源供給ラインとコンタクトホールとの絶縁
は、コンタクトホールに形成された側壁絶縁膜によりこ
の絶縁を行うことを特徴とする薄膜トランジスタを備え
たセル構造であって、これにより上記問題点を解決する
ものである。
明は、薄膜トランジスタを構成する層と、この薄膜トラ
ンジスタ以外の少なくとも一つのトランジスタを構成す
る層を有し、これらのトランジスタによりセル構造が形
成されている薄膜トランジスタを備えたセル構造におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺の少なくともいずれかに配置し、薄膜トランジ
スタのチャネル部は該電源供給ラインから概ね垂直に形
成し、該電源供給ラインとコンタクトホールとの絶縁
は、コンタクトホールに形成された側壁絶縁膜によりこ
の絶縁を行うことを特徴とする薄膜トランジスタを備え
たセル構造であって、これにより上記問題点を解決する
ものである。
【０００８】本出願の請求項２の発明は、薄膜トランジ
スタを構成する層と、この薄膜トランジスタ以外の少な
くとも１対のトランジスタを構成する層とを有し、これ
らのトランジスタによりセル構造が形成されている薄膜
トランジスタを備えたセル構造において、薄膜トランジ
スタへの電源供給ラインをセルの上辺及び下辺に配置
し、薄膜トランジスタのチャネル部は該電源供給ライン
から概ね垂直にかつセル中心に対しほぼ点対称に形成
し、該電源供給ラインとコンタクトホールとの絶縁は、
コンタクトホールに形成された側壁絶縁膜によりこの絶
縁を行うことを特徴とする薄膜トランジスタを備えたセ
ル構造であって、これにより上記問題点を解決するもの
である。
スタを構成する層と、この薄膜トランジスタ以外の少な
くとも１対のトランジスタを構成する層とを有し、これ
らのトランジスタによりセル構造が形成されている薄膜
トランジスタを備えたセル構造において、薄膜トランジ
スタへの電源供給ラインをセルの上辺及び下辺に配置
し、薄膜トランジスタのチャネル部は該電源供給ライン
から概ね垂直にかつセル中心に対しほぼ点対称に形成
し、該電源供給ラインとコンタクトホールとの絶縁は、
コンタクトホールに形成された側壁絶縁膜によりこの絶
縁を行うことを特徴とする薄膜トランジスタを備えたセ
ル構造であって、これにより上記問題点を解決するもの
である。
【０００９】本出願の請求項３の発明は、セル中央付近
にワード線を配し、その両側に各一つのドライバートラ
ンジスタを概ね平行かつほぼ点対称に配する構造の薄膜
トランジスタを備えたＳＲＡＭメモリーセル構造におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺に配置し、薄膜トランジスタのチャネル部は該
電源供給ラインから概ね垂直にかつセル中心に対しほぼ
点対称に形成し、該電源供給ラインとコンタクトホール
との絶縁は、コンタクトホールに形成された側壁絶縁膜
によりこの絶縁を行うことを特徴とする薄膜トランジス
タを備えたＳＲＡＭメモリーセル構造であって、これに
より上記問題点を解決するものである。
にワード線を配し、その両側に各一つのドライバートラ
ンジスタを概ね平行かつほぼ点対称に配する構造の薄膜
トランジスタを備えたＳＲＡＭメモリーセル構造におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺に配置し、薄膜トランジスタのチャネル部は該
電源供給ラインから概ね垂直にかつセル中心に対しほぼ
点対称に形成し、該電源供給ラインとコンタクトホール
との絶縁は、コンタクトホールに形成された側壁絶縁膜
によりこの絶縁を行うことを特徴とする薄膜トランジス
タを備えたＳＲＡＭメモリーセル構造であって、これに
より上記問題点を解決するものである。
【００１０】本出願の請求項４の発明は、薄膜トランジ
スタがＰＭＯＳＴＦＴである請求項１ないし３のいずれ
かに記載の薄膜トランジスタを備えたＳＲＡＭメモリー
セル構造であって、これにより上記問題点を解決するも
のである。
スタがＰＭＯＳＴＦＴである請求項１ないし３のいずれ
かに記載の薄膜トランジスタを備えたＳＲＡＭメモリー
セル構造であって、これにより上記問題点を解決するも
のである。
【００１１】本出願の請求項５の発明は、薄膜トランジ
スタを構成する層と、この薄膜トランジスタ以外の少な
くとも一つのトランジスタを構成する層を有し、これら
のトランジスタによりセル構造が形成されている薄膜ト
ランジスタを備えたセル構造の形成方法において、薄膜
トランジスタへの電源供給ラインをセルの上辺及び下辺
の少なくともいずれかに配置する構成で導電膜により形
成する工程とコンタクトホールを形成する工程と、絶縁
膜を形成してエッチングすることによりコンタクトホー
ルの少なくとも側壁に絶縁膜を形成する工程とを備え、
これにより電源供給ラインとコンタクトホールとの絶縁
を、コンタクトホールに形成された該側壁絶縁膜により
行う構成にしたことを特徴とする薄膜トランジスタを備
えたセル構造の形成方法であって、これにより上記問題
点を解決するものである。
スタを構成する層と、この薄膜トランジスタ以外の少な
くとも一つのトランジスタを構成する層を有し、これら
のトランジスタによりセル構造が形成されている薄膜ト
ランジスタを備えたセル構造の形成方法において、薄膜
トランジスタへの電源供給ラインをセルの上辺及び下辺
の少なくともいずれかに配置する構成で導電膜により形
成する工程とコンタクトホールを形成する工程と、絶縁
膜を形成してエッチングすることによりコンタクトホー
ルの少なくとも側壁に絶縁膜を形成する工程とを備え、
これにより電源供給ラインとコンタクトホールとの絶縁
を、コンタクトホールに形成された該側壁絶縁膜により
行う構成にしたことを特徴とする薄膜トランジスタを備
えたセル構造の形成方法であって、これにより上記問題
点を解決するものである。
【００１２】
【作用】本出願の発明によれば、薄膜トランジスタを構
成する層と、この薄膜トランジスタ以外の少なくとも一
つのトランジスタを構成する層を有し、これらのトラン
ジスタによりセル構造が形成されている薄膜トランジス
タを備えたセル構造（及びＳＲＡＭセル構造）におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺の一方もしくは両方に配置し、薄膜トランジス
タのチャネル部は該電源供給ラインから概ね垂直に形成
し、該電源供給ラインとコンタクトホールとの絶縁は、
コンタクトホールに形成された側壁絶縁膜によりこの絶
縁を行う構造としたので、ユニットセルの一方向が短く
なっても薄膜トランジスタをレイアウトすることがで
き、またこのようなセル構造等を容易に形成することが
できる。またＳＲＡＭのセル構造に適用して、負荷ＴＦ
Ｔのレイアウトの制限を解決するとともに、ソフトエラ
ー耐性の向上も図ることができる。
成する層と、この薄膜トランジスタ以外の少なくとも一
つのトランジスタを構成する層を有し、これらのトラン
ジスタによりセル構造が形成されている薄膜トランジス
タを備えたセル構造（及びＳＲＡＭセル構造）におい
て、薄膜トランジスタへの電源供給ラインをセルの上辺
及び下辺の一方もしくは両方に配置し、薄膜トランジス
タのチャネル部は該電源供給ラインから概ね垂直に形成
し、該電源供給ラインとコンタクトホールとの絶縁は、
コンタクトホールに形成された側壁絶縁膜によりこの絶
縁を行う構造としたので、ユニットセルの一方向が短く
なっても薄膜トランジスタをレイアウトすることがで
き、またこのようなセル構造等を容易に形成することが
できる。またＳＲＡＭのセル構造に適用して、負荷ＴＦ
Ｔのレイアウトの制限を解決するとともに、ソフトエラ
ー耐性の向上も図ることができる。
【００１３】
【実施例】以下本発明について、図面を参照して説明す
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
る。但し当然のことではあるが、本発明は図示の実施例
により限定を受けるものではない。
【００１４】実施例１ この実施例は、負荷トランジスタとしてＰＭＯＳＴＦＴ
を備えたＳＲＡＭセル構造の形成に、本出願の発明を適
用したものである。
を備えたＳＲＡＭセル構造の形成に、本出願の発明を適
用したものである。
【００１５】このセル構造は、薄膜トランジスタを構成
する層と、この薄膜トランジスタ以外の少なくとも一つ
のトランジスタを構成する層を有し、これらのトランジ
スタによりセル構造が形成されているものである。図１
に１セルを示すように、このセル構造においては、薄膜
トランジスタへの電源供給ライン１７ａ，１７ａ′をセ
ルの上辺及び下辺の少なくともいずれかに配置し（本実
施例では上辺及び下辺の双方に配置し）、薄膜トランジ
スタのチャネル部１７ｂ，１７ｂ′は該電源供給ライン
から概ね垂直に形成してある。また図５に示すように、
電源供給ライン１７ａとコンタクトホール１２（Ｖｓｓ
コンタクト１８）との絶縁は、コンタクトホールに形成
された側壁絶縁膜２２によりこの絶縁を行う構成になっ
ている。
する層と、この薄膜トランジスタ以外の少なくとも一つ
のトランジスタを構成する層を有し、これらのトランジ
スタによりセル構造が形成されているものである。図１
に１セルを示すように、このセル構造においては、薄膜
トランジスタへの電源供給ライン１７ａ，１７ａ′をセ
ルの上辺及び下辺の少なくともいずれかに配置し（本実
施例では上辺及び下辺の双方に配置し）、薄膜トランジ
スタのチャネル部１７ｂ，１７ｂ′は該電源供給ライン
から概ね垂直に形成してある。また図５に示すように、
電源供給ライン１７ａとコンタクトホール１２（Ｖｓｓ
コンタクト１８）との絶縁は、コンタクトホールに形成
された側壁絶縁膜２２によりこの絶縁を行う構成になっ
ている。
【００１６】本実施例において、薄膜トランジスタのチ
ャネル部１７ａ，１７ｂ′は該電源供給ラインから概ね
垂直にかつセル中心に対しほぼ点対称に形成したもので
ある。
ャネル部１７ａ，１７ｂ′は該電源供給ラインから概ね
垂直にかつセル中心に対しほぼ点対称に形成したもので
ある。
【００１７】また本実施例のセル構造は、具体的には、
セル中央付近にワード線を配し、その両側に各一つのド
ライバートランジスタを概ね平行かつほぼ点対称に配す
る構造の薄膜トランジスタ（特にＰＭＯＳＴＦＴ）を備
えたＳＲＡＭメモリーセル構造である。
セル中央付近にワード線を配し、その両側に各一つのド
ライバートランジスタを概ね平行かつほぼ点対称に配す
る構造の薄膜トランジスタ（特にＰＭＯＳＴＦＴ）を備
えたＳＲＡＭメモリーセル構造である。
【００１８】本実施例のセル構造は、次の工程により製
造した。即ち、図２ないし図５に示すように、薄膜トラ
ンジスタへの電源供給ライン１７ａをセルの上辺及び下
辺に配置する構成で導電膜により形成する工程と、コン
タクトホール１８を形成する工程と（図２）、絶縁膜２
２′を形成し（図３）、エッチングすることによりコン
タクトホール１８の少なくとも側壁に側壁絶縁膜２２を
形成する工程（図４）とを備え、これにより図５に示す
ように電源供給ライン１７ａとコンタクトホール１２，
１８との絶縁を、コンタクトホール１２，１８に形成さ
れた該側壁絶縁膜２２により行うようにしたものであ
る。
造した。即ち、図２ないし図５に示すように、薄膜トラ
ンジスタへの電源供給ライン１７ａをセルの上辺及び下
辺に配置する構成で導電膜により形成する工程と、コン
タクトホール１８を形成する工程と（図２）、絶縁膜２
２′を形成し（図３）、エッチングすることによりコン
タクトホール１８の少なくとも側壁に側壁絶縁膜２２を
形成する工程（図４）とを備え、これにより図５に示す
ように電源供給ライン１７ａとコンタクトホール１２，
１８との絶縁を、コンタクトホール１２，１８に形成さ
れた該側壁絶縁膜２２により行うようにしたものであ
る。
【００１９】更に詳しくは、本実施例におけるＳｉ基板
上のトランジスタ配置は、図６に示すとおりである。図
１と同符号は、対応する構成部分を示す。図７ないし図
９は図６を分解した本実施例のレイヤー別の構成であ
る。図７は素子分離領域１０のパターン（ハッチングの
領域がアクティブレイヤーである）、図８はワード線７
（及びワードトランジスタ）、図９はドライバートラン
ジスタ８である。なお、レベンソン型の位相シフトマス
クを用いてパターン形成する場合、図７については図の
左右のパターンの位相を０／πとし、図８については図
の上のパターンを０、下のパターンをπとしてその隣の
セルについては上のパターンをπ、下のパターンを０と
するとよい。
上のトランジスタ配置は、図６に示すとおりである。図
１と同符号は、対応する構成部分を示す。図７ないし図
９は図６を分解した本実施例のレイヤー別の構成であ
る。図７は素子分離領域１０のパターン（ハッチングの
領域がアクティブレイヤーである）、図８はワード線７
（及びワードトランジスタ）、図９はドライバートラン
ジスタ８である。なお、レベンソン型の位相シフトマス
クを用いてパターン形成する場合、図７については図の
左右のパターンの位相を０／πとし、図８については図
の上のパターンを０、下のパターンをπとしてその隣の
セルについては上のパターンをπ、下のパターンを０と
するとよい。
【００２０】図６において、ノードコンタクト１１から
取り出された信号は、ワードトランジスタ８を経由し、
ビットコンタクト１２から引き出される。
取り出された信号は、ワードトランジスタ８を経由し、
ビットコンタクト１２から引き出される。
【００２１】本実施例のＳＲＡＭセルの負荷トランジス
タをなす（ＴＦＴ）の構成について、次に述べる。従来
技術においては、電源線をセル中央に置いているが、こ
れではセルのＹ方向に余裕がないとレイアウトできな
い。これに対し、本実施例では、次のように構成した。
タをなす（ＴＦＴ）の構成について、次に述べる。従来
技術においては、電源線をセル中央に置いているが、こ
れではセルのＹ方向に余裕がないとレイアウトできな
い。これに対し、本実施例では、次のように構成した。
【００２２】図１０に示すのは、ノードコンタクト１１
とドライバーゲートコンタクト１３を繁ぐキャパシタプ
レート１６である。
とドライバーゲートコンタクト１３を繁ぐキャパシタプ
レート１６である。
【００２３】図１１はＴＦＴ用ゲート電極２１である。
〇でかこった部分がキャパシターとなっている。等価回
路は図１２に示す。
〇でかこった部分がキャパシターとなっている。等価回
路は図１２に示す。
【００２４】図１に示すのが、ＴＦＴのチャネル部１７
ｂ，１７ｂ′と電源供給ライン１７ａ，１７ａ′のパタ
ーンである。この構造において特徴的なのは、電源供給
ライン１７ａ，１７ａ′がビットコンタクト１２とＶｓ
ｓコンタクト１８をまたいでいることにある。
ｂ，１７ｂ′と電源供給ライン１７ａ，１７ａ′のパタ
ーンである。この構造において特徴的なのは、電源供給
ライン１７ａ，１７ａ′がビットコンタクト１２とＶｓ
ｓコンタクト１８をまたいでいることにある。
【００２５】本実施例のセル構造の製造方法を図２ない
し図５に示す各工程の断面図を参照して説明すると、次
のとおりである。
し図５に示す各工程の断面図を参照して説明すると、次
のとおりである。
【００２６】まず、電源供給ライン１７ａを多結晶Ｓｉ
などの導電膜で形成し、層間絶縁２３を酸化Ｓｉなどで
形成した後、Ｖｓｓコンタクト１８を開口し、図２の構
造とする。
などの導電膜で形成し、層間絶縁２３を酸化Ｓｉなどで
形成した後、Ｖｓｓコンタクト１８を開口し、図２の構
造とする。
【００２７】さらに側壁絶縁用の絶縁膜２２′をＳｉ窒
化膜などで形成する（図３）。
化膜などで形成する（図３）。
【００２８】その後、異方性エッチングの特徴を生かし
て、側壁を残したままコンタクト底部のＳｉ面を露出さ
せ、図４に示すように側壁絶縁膜２２を形成する。
て、側壁を残したままコンタクト底部のＳｉ面を露出さ
せ、図４に示すように側壁絶縁膜２２を形成する。
【００２９】Ｖｓｓライン１９を形成した後、同様な工
程を経てビットライン２０を形成し、これにより図５の
構造を得る。
程を経てビットライン２０を形成し、これにより図５の
構造を得る。
【００３０】本構成例では、Ｖｓｓライン１９はあらか
じめビットコンタクト１２にかからないように加工する
例を示したが、Ｖｓｓライン１９をビットコンタクト１
２を開口時に同時にエッチングすることも可能である。
じめビットコンタクト１２にかからないように加工する
例を示したが、Ｖｓｓライン１９をビットコンタクト１
２を開口時に同時にエッチングすることも可能である。
【００３１】図１３にゲートコンタクト１３部の断面の
構成例を示す。この構成例では、ＴＦＴチャネル１７の
コンタクト１３を開口した時に同時に、ドライバーゲー
ト９、キャパシタプレート１６、ＴＦＴゲート２１にコ
ンタクトする構成にレイアウトされている。
構成例を示す。この構成例では、ＴＦＴチャネル１７の
コンタクト１３を開口した時に同時に、ドライバーゲー
ト９、キャパシタプレート１６、ＴＦＴゲート２１にコ
ンタクトする構成にレイアウトされている。
【００３２】
【発明の効果】本出願の発明によれば、ＴＦＴを備える
セル構造において、レイアウトに制限があるという問題
を解決できた。即ち、ユニットセルの一方向（例えばセ
ルが並置される方向であるＹ方向）が短くなっても薄膜
トランジスタをレイアウトすることができるＴＦＴを備
えたセル構造及びその形成方法を提供することができ
た。またＳＲＡＭのセル構造に適用して、負荷ＴＦＴの
レイアウトの制限を解決するとともに、ソフトエラー耐
性の向上も図ることができるＴＦＴを備えるＳＲＡＭメ
モリーセル構造を提供することができた。
セル構造において、レイアウトに制限があるという問題
を解決できた。即ち、ユニットセルの一方向（例えばセ
ルが並置される方向であるＹ方向）が短くなっても薄膜
トランジスタをレイアウトすることができるＴＦＴを備
えたセル構造及びその形成方法を提供することができ
た。またＳＲＡＭのセル構造に適用して、負荷ＴＦＴの
レイアウトの制限を解決するとともに、ソフトエラー耐
性の向上も図ることができるＴＦＴを備えるＳＲＡＭメ
モリーセル構造を提供することができた。
【図１】実施例１のＴＦＴチャネル部及び電源供給ライ
ンを平面構造で示すものである。
ンを平面構造で示すものである。
【図２】実施例１の製造工程（１）を示す断面図であ
る。
る。
【図３】実施例１の製造工程（２）を示す断面図であ
る。
る。
【図４】実施例１の製造工程（３）を示す断面図であ
る。
る。
【図５】実施例１の製造工程（４）を示す断面図であ
る。
る。
【図６】実施例１の基板上のトランジスタ配置をパター
ン平面構造で示す図である。
ン平面構造で示す図である。
【図７】実施例１のレイヤー別構成図であり、素子分離
パターンを示す。
パターンを示す。
【図８】実施例１のレイヤー別構成図であり、ワードト
ランジスタパターンを示す。
ランジスタパターンを示す。
【図９】実施例１のレイヤー別構成図であり、ドライバ
ートランジスタパターンを示す。
ートランジスタパターンを示す。
【図１０】キャパシタプレートの平面構造を示す図であ
る。
る。
【図１１】ゲート電極の平面構造を示す図である。
【図１２】実施例１の等価回路を示す回路図である。
【図１３】ゲートコンタクト部の断面の構成例を示す図
である。
である。
【図１４】従来例の平面構造を示す。
【図１５】一般的なユニットセル回路の回路図を示す
１７ａ，１７ａ′ 電源供給ライン １７ｂ，１７ｂ′ チャネル部 １８ コンタクトホール（Ｖｓｓコンタク
ト） ２２ 側壁絶縁膜
ト） ２２ 側壁絶縁膜
Claims (5)
- 【請求項１】薄膜トランジスタを構成する層と、この薄
膜トランジスタ以外の少なくとも一つのトランジスタを
構成する層を有し、これらのトランジスタによりセル構
造が形成されている薄膜トランジスタを備えたセル構造
において、 薄膜トランジスタへの電源供給ラインをセルの上辺及び
下辺の少なくともいずれかに配置し、 薄膜トランジスタのチャネル部は該電源供給ラインから
概ね垂直に形成し、 該電源供給ラインとコンタクトホールとの絶縁は、コン
タクトホールに形成された側壁絶縁膜によりこの絶縁を
行うことを特徴とする薄膜トランジスタを備えたセル構
造。 - 【請求項２】薄膜トランジスタを構成する層と、この薄
膜トランジスタ以外の少なくとも１対のトランジスタを
構成する層とを有し、これらのトランジスタによりセル
構造が形成されている薄膜トランジスタを備えたセル構
造において、 薄膜トランジスタへの電源供給ラインをセルの上辺及び
下辺に配置し、 薄膜トランジスタのチャネル部は該電源供給ラインから
概ね垂直にかつセル中心に対しほぼ点対称に形成し、 該電源供給ラインとコンタクトホールとの絶縁は、コン
タクトホールに形成された側壁絶縁膜によりこの絶縁を
行うことを特徴とする薄膜トランジスタを備えたセル構
造。 - 【請求項３】セル中央付近にワード線を配し、その両側
に各一つのドライバートランジスタを概ね平行かつほぼ
点対称に配する構造の薄膜トランジスタを備えたＳＲＡ
Ｍメモリーセル構造において、 薄膜トランジスタへの電源供給ラインをセルの上辺及び
下辺に配置し、 薄膜トランジスタのチャネル部は該電源供給ラインから
概ね垂直にかつセル中心に対しほぼ点対称に形成し、 該電源供給ラインとコンタクトホールとの絶縁は、コン
タクトホールに形成された側壁絶縁膜によりこの絶縁を
行うことを特徴とする薄膜トランジスタを備えたＳＲＡ
Ｍメモリーセル構造。 - 【請求項４】薄膜トランジスタがＰＭＯＳＴＦＴである
請求項１ないし３のいずれかに記載の薄膜トランジスタ
を備えたＳＲＡＭメモリーセル構造。 - 【請求項５】薄膜トランジスタを構成する層と、この薄
膜トランジスタ以外の少なくとも一つのトランジスタを
構成する層を有し、これらのトランジスタによりセル構
造が形成されている薄膜トランジスタを備えたセル構造
の形成方法において、 薄膜トランジスタへの電源供給ラインをセルの上辺及び
下辺の少なくともいずれかに配置する構成で導電膜によ
り形成する工程と、 コンタクトホールを形成する工程と、 絶縁膜を形成してエッチングすることによりコンタクト
ホールの少なくとも側壁に絶縁膜を形成する工程とを備
え、 これにより電源供給ラインとコンタクトホールとの絶縁
を、コンタクトホールに形成された該側壁絶縁膜により
行う構成にしたことを特徴とする薄膜トランジスタを備
えたセル構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220713A JPH0653441A (ja) | 1992-07-28 | 1992-07-28 | 薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220713A JPH0653441A (ja) | 1992-07-28 | 1992-07-28 | 薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653441A true JPH0653441A (ja) | 1994-02-25 |
Family
ID=16755346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220713A Pending JPH0653441A (ja) | 1992-07-28 | 1992-07-28 | 薄膜トランジスタを備えたセル構造、薄膜トランジスタを備えたｓｒａｍメモリーセル構造、及び薄膜トランジスタを備えたセル構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| JP2013033280A (ja) * | 2001-11-09 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9054199B2 (en) | 2001-11-09 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
-
1992
- 1992-07-28 JP JP4220713A patent/JPH0653441A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211961B2 (en) | 1996-12-30 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| US7517236B2 (en) | 1996-12-30 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor circuit and display utilizing the same |
| JP2013033280A (ja) * | 2001-11-09 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9054199B2 (en) | 2001-11-09 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US9577016B2 (en) | 2001-11-09 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US9905624B2 (en) | 2001-11-09 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US10461140B2 (en) | 2001-11-09 | 2019-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US10680049B2 (en) | 2001-11-09 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US11063102B2 (en) | 2001-11-09 | 2021-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
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