JPH0638430B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0638430B2 JPH0638430B2 JP60073492A JP7349285A JPH0638430B2 JP H0638430 B2 JPH0638430 B2 JP H0638430B2 JP 60073492 A JP60073492 A JP 60073492A JP 7349285 A JP7349285 A JP 7349285A JP H0638430 B2 JPH0638430 B2 JP H0638430B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- cdse
- film
- oxidizing atmosphere
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタ、特に半導体膜としてセレ
ン化カドミウム膜（以下、ＣｄＳｅ膜と称する）を用い
た薄膜トランジスタの製造方法に関するものである。
ン化カドミウム膜（以下、ＣｄＳｅ膜と称する）を用い
た薄膜トランジスタの製造方法に関するものである。
近年、半導体製造技術の進歩に伴つて薄膜トランジスタ
をたとえばデイスプレイ用のスイツチング素子として応
用する試みがなされている。この薄膜トランジスタとし
ては種々の構造のものがあるが、ＣｄＳｅ膜を用いた逆
スタガード型が広く使用され、その基本構造を第４図に
示す。
をたとえばデイスプレイ用のスイツチング素子として応
用する試みがなされている。この薄膜トランジスタとし
ては種々の構造のものがあるが、ＣｄＳｅ膜を用いた逆
スタガード型が広く使用され、その基本構造を第４図に
示す。
この逆スタガード型薄膜トランジスタは、第４図に示す
ように、絶縁性のガラス基板１上に順次積層して形成さ
れたゲート電極２，ゲート絶縁膜３，半導体膜としての
ＣｄＳｅ膜４と、この膜４に対し所定の間隔をおいて形
成されたソースおよびドレイン電極５，６とから構成さ
れるもので、これらソース，ドレイン電極５，６間のＣ
ｄＳｅ膜４中に流れる電流をゲート電極２の電圧により
制御する一種の電界効果形トランジスタとして知られて
いる。
ように、絶縁性のガラス基板１上に順次積層して形成さ
れたゲート電極２，ゲート絶縁膜３，半導体膜としての
ＣｄＳｅ膜４と、この膜４に対し所定の間隔をおいて形
成されたソースおよびドレイン電極５，６とから構成さ
れるもので、これらソース，ドレイン電極５，６間のＣ
ｄＳｅ膜４中に流れる電流をゲート電極２の電圧により
制御する一種の電界効果形トランジスタとして知られて
いる。
ところが、このような従来の逆スタガード型薄膜トラン
ジスタでは、ＣｄＳｅ膜４上にパツシベーシヨン膜とし
てのオーバコート層が被着形成されていないため、薄膜
トランジスタの電気的特性が周囲の温度や湿度の影響を
受けやすく使用条件が著しく限定されていた。そのた
め、第４図に示す薄膜トランジスタ素子の形成後、この
素子をＮ２のような非酸化雰囲気中でアニールしたう
え、ＣｄＳｅ膜４上に例えばスパツタ法，電子ビーム蒸
着法、プラズマCVD法などによりＳｉＯ２，Ａ２Ｏ３
などの絶縁物を被着させてオーバーコート層を形成した
ものもあるが、薄膜トランジスタの電気的特性が劣化し
てしまうという欠点を有していた。すなわち、従来の方
法で形成していた逆スタガード型ＣｄＳｅ薄膜トランジ
スタでは、非酸化雰囲気中でのアニール後、ＣｄＳｅ膜
４上にオーバーコート層を形成すると、このＣｄＳｅ膜
を高抵抗化している該ＣｄＳｅ膜中の酸素がオーバーコ
ート層中にゲツタリングされてＣｄＳｅ膜は低抵抗とな
り、たとえば薄膜トランジスタをスイツチング素子用ト
ランジスタとして使用する場合などにオフ(OFF)抵抗が
極端に小さくなり、実用に供し得ないという欠点があつ
た。
ジスタでは、ＣｄＳｅ膜４上にパツシベーシヨン膜とし
てのオーバコート層が被着形成されていないため、薄膜
トランジスタの電気的特性が周囲の温度や湿度の影響を
受けやすく使用条件が著しく限定されていた。そのた
め、第４図に示す薄膜トランジスタ素子の形成後、この
素子をＮ２のような非酸化雰囲気中でアニールしたう
え、ＣｄＳｅ膜４上に例えばスパツタ法，電子ビーム蒸
着法、プラズマCVD法などによりＳｉＯ２，Ａ２Ｏ３
などの絶縁物を被着させてオーバーコート層を形成した
ものもあるが、薄膜トランジスタの電気的特性が劣化し
てしまうという欠点を有していた。すなわち、従来の方
法で形成していた逆スタガード型ＣｄＳｅ薄膜トランジ
スタでは、非酸化雰囲気中でのアニール後、ＣｄＳｅ膜
４上にオーバーコート層を形成すると、このＣｄＳｅ膜
を高抵抗化している該ＣｄＳｅ膜中の酸素がオーバーコ
ート層中にゲツタリングされてＣｄＳｅ膜は低抵抗とな
り、たとえば薄膜トランジスタをスイツチング素子用ト
ランジスタとして使用する場合などにオフ(OFF)抵抗が
極端に小さくなり、実用に供し得ないという欠点があつ
た。
本発明は以上の点に鑑みてなされたもので、その目的は
良好な特性をもつ薄膜トランジスタの製造方法を提供す
ることにある。
良好な特性をもつ薄膜トランジスタの製造方法を提供す
ることにある。
本発明に係る薄膜トランジスタの製造方法は、絶縁基板
上に半導体膜を露出させて薄膜トランジスタ素子を形成
し、次いでこの薄膜トランジスタ素子を空気あるいは酸
素と窒素の混合ガスなどの酸化雰囲気中でアニールした
後、前記半導体膜上の表面に該半導体膜を保護すべく絶
縁物からなるオーバーコート層を被着形成し、さらに非
酸素雰囲気中でアニールすることを特徴とするものであ
る。
上に半導体膜を露出させて薄膜トランジスタ素子を形成
し、次いでこの薄膜トランジスタ素子を空気あるいは酸
素と窒素の混合ガスなどの酸化雰囲気中でアニールした
後、前記半導体膜上の表面に該半導体膜を保護すべく絶
縁物からなるオーバーコート層を被着形成し、さらに非
酸素雰囲気中でアニールすることを特徴とするものであ
る。
本発明の方法においては、薄膜トランジスタ素子を酸化
雰囲気中でアニールしたうえ、その露出した半導体膜の
表面にオーバーコート層を被着形成することにより、こ
の酸化雰囲気でのアニールによつて形成された半導体膜
表面の酸化物がオーバーコート層による酸素のゲツタリ
ングを防ぐ働きを奏することを見い出したものである。
雰囲気中でアニールしたうえ、その露出した半導体膜の
表面にオーバーコート層を被着形成することにより、こ
の酸化雰囲気でのアニールによつて形成された半導体膜
表面の酸化物がオーバーコート層による酸素のゲツタリ
ングを防ぐ働きを奏することを見い出したものである。
以下、本発明を図面に示す実施例に基いて詳細に説明す
る。
る。
第１図は本発明の一実施例による逆スタガード型薄膜ト
ランジスタの製造方法を示す断面図であり、第４図と同
一符号は同一または相当部分を示す。この実施例では、
まずガラス基板１上に例えば厚さ500ÅのＡからなる
ゲート電極２を所定形状で形成したうえ、このゲート電
極２を含む全面に例えば厚さ3000ÅのＳｉＯ２からなる
ゲート絶縁膜３を形成する。次いで、半導体膜として例
えば2000Åの厚さを有するＣｄＳｅ膜４を前記ゲート絶
縁層３上のゲート電極２と対向する領域に選択的に形成
する。次にＣｄＳｅ膜４上に前記ゲート電極２の幅に相
当する間隔をおいて例えば厚さ700ÅのＣｒからなるソ
ースおよびドレイン電極５，６を被着形成することによ
り、このＣｄＳｅ膜４の一部が露出した薄膜トランジス
タ素子が形成される。次いで、前記ソースおよびドレイ
ン電極５，６の形成後、例えば空気中の酸化雰囲気で35
0〜450℃、数分〜数時間、代表的な例では400℃、３０
分のアニールを行ない上記薄膜トランジスタ素子をアニ
ールする。しかる後、前記ＣｄＳｅ膜４上に例えば厚さ
2000ÅのＳｉＯ２からなるオーバーコート層７を被着形
成することにより、第１図に示すような逆スタガード型
薄膜トランジスタを作製したものである。なお、オーバ
ーコート層７をスパツタ法，電子ビーム蒸着法，プラズ
マＣＶＤ法などで形成する場合、その被膜時にＣｄＳｅ
膜４がダメージを受け特性が劣化するので、オーバーコ
ート層形成後、Ｎ２のような非酸化雰囲気で350〜500
℃、数分〜数時間、代表的な例では450℃，３０分のア
ニールを行なう必要がある。
ランジスタの製造方法を示す断面図であり、第４図と同
一符号は同一または相当部分を示す。この実施例では、
まずガラス基板１上に例えば厚さ500ÅのＡからなる
ゲート電極２を所定形状で形成したうえ、このゲート電
極２を含む全面に例えば厚さ3000ÅのＳｉＯ２からなる
ゲート絶縁膜３を形成する。次いで、半導体膜として例
えば2000Åの厚さを有するＣｄＳｅ膜４を前記ゲート絶
縁層３上のゲート電極２と対向する領域に選択的に形成
する。次にＣｄＳｅ膜４上に前記ゲート電極２の幅に相
当する間隔をおいて例えば厚さ700ÅのＣｒからなるソ
ースおよびドレイン電極５，６を被着形成することによ
り、このＣｄＳｅ膜４の一部が露出した薄膜トランジス
タ素子が形成される。次いで、前記ソースおよびドレイ
ン電極５，６の形成後、例えば空気中の酸化雰囲気で35
0〜450℃、数分〜数時間、代表的な例では400℃、３０
分のアニールを行ない上記薄膜トランジスタ素子をアニ
ールする。しかる後、前記ＣｄＳｅ膜４上に例えば厚さ
2000ÅのＳｉＯ２からなるオーバーコート層７を被着形
成することにより、第１図に示すような逆スタガード型
薄膜トランジスタを作製したものである。なお、オーバ
ーコート層７をスパツタ法，電子ビーム蒸着法，プラズ
マＣＶＤ法などで形成する場合、その被膜時にＣｄＳｅ
膜４がダメージを受け特性が劣化するので、オーバーコ
ート層形成後、Ｎ２のような非酸化雰囲気で350〜500
℃、数分〜数時間、代表的な例では450℃，３０分のア
ニールを行なう必要がある。
第２図はこのようにして形成された本発明にる薄膜トラ
ンジスタについて、ゲート電極に印加するゲート電圧Ｖ
Ｇ（ＶＧ＝０，20Ｖ）をパラメータとしたときのドレイ
ン電圧ＶＤに対するドレイン電流ＩＤを測定した結果を
示す特性図であり、この第２図と対応する従来例による
特性図を第３図に示す。ここで、第３図は上述した従来
のソースおよびドレイン電極形成後、Ｎ２のような非酸
化雰囲気中で350〜400℃，数分〜数時間の条件でアニー
ルしたうえＣｄＳｅ膜上にオーバーコート層を被着形成
した逆スタガード型薄膜トランジスタについてドレイン
電圧ＶＤに対するドレイン電流ＩＤを測定したときの特
性図であり、同図よりわかるように、オフ電流（（ＶＧ
＝０Ｖ）はｍＡオーダーであり、例えばスイツチング素
子用としては実用に供し得ないものである。これに対
し、本実施例による薄膜トランジスタは、第２図より明
らかなように、従来のものに比べて良好な飽和特性が得
られており、オフ電流（ＶＤ＝10Ｖ，ＶＧ＝０Ｖ）は２
ｎＡ、オン電流（ＶＤ＝10Ｖ，ＶＧ＝20Ｖ）は120μＡ
であり、オン／オフ比は１０４以上である。この値は例
えばマトリクス・デイスプレイのスイツチング素子用ト
ランジスタとして使用するのに十分な値である。
ンジスタについて、ゲート電極に印加するゲート電圧Ｖ
Ｇ（ＶＧ＝０，20Ｖ）をパラメータとしたときのドレイ
ン電圧ＶＤに対するドレイン電流ＩＤを測定した結果を
示す特性図であり、この第２図と対応する従来例による
特性図を第３図に示す。ここで、第３図は上述した従来
のソースおよびドレイン電極形成後、Ｎ２のような非酸
化雰囲気中で350〜400℃，数分〜数時間の条件でアニー
ルしたうえＣｄＳｅ膜上にオーバーコート層を被着形成
した逆スタガード型薄膜トランジスタについてドレイン
電圧ＶＤに対するドレイン電流ＩＤを測定したときの特
性図であり、同図よりわかるように、オフ電流（（ＶＧ
＝０Ｖ）はｍＡオーダーであり、例えばスイツチング素
子用としては実用に供し得ないものである。これに対
し、本実施例による薄膜トランジスタは、第２図より明
らかなように、従来のものに比べて良好な飽和特性が得
られており、オフ電流（ＶＤ＝10Ｖ，ＶＧ＝０Ｖ）は２
ｎＡ、オン電流（ＶＤ＝10Ｖ，ＶＧ＝20Ｖ）は120μＡ
であり、オン／オフ比は１０４以上である。この値は例
えばマトリクス・デイスプレイのスイツチング素子用ト
ランジスタとして使用するのに十分な値である。
このように本発明による薄膜トランジスタが良好な特性
を示す理由につき考察すると、酸化雰囲気でのアニール
がオーバーコート層による酸素のゲツタリングをなぜ防
ぐかについては明確ではないが、酸化雰囲気でのアニー
ル後にＣｄＳｅ膜表面をオージエ分析で調べたところＣ
ｒとＯが検出され、非酸化雰囲気でアニールした試料で
はＣｄＳｅ膜表面にはＣｒとＯはほとんど検出されなか
つた。この結果から、酸化雰囲気でのアニールによつて
形成されたＣｄＳｅ膜表面のＣｒ酸化物がオーバーコー
ト層による酸素のゲツタリングを防ぐようなバリヤーと
して働いているのではないかと推定される。
を示す理由につき考察すると、酸化雰囲気でのアニール
がオーバーコート層による酸素のゲツタリングをなぜ防
ぐかについては明確ではないが、酸化雰囲気でのアニー
ル後にＣｄＳｅ膜表面をオージエ分析で調べたところＣ
ｒとＯが検出され、非酸化雰囲気でアニールした試料で
はＣｄＳｅ膜表面にはＣｒとＯはほとんど検出されなか
つた。この結果から、酸化雰囲気でのアニールによつて
形成されたＣｄＳｅ膜表面のＣｒ酸化物がオーバーコー
ト層による酸素のゲツタリングを防ぐようなバリヤーと
して働いているのではないかと推定される。
なお、上述した実施例では半導体膜としてＣｄＳｅ膜を
用いた逆スタガード型薄膜トランジスタに適用した場合
について示したが、本発明はこれに限定されるものでは
なく、ＣｄＳｅ膜以外の半導体膜を用いたり、あるいは
逆スタガード型以外のものであつても同様に適用できる
ことはいうまでもない。
用いた逆スタガード型薄膜トランジスタに適用した場合
について示したが、本発明はこれに限定されるものでは
なく、ＣｄＳｅ膜以外の半導体膜を用いたり、あるいは
逆スタガード型以外のものであつても同様に適用できる
ことはいうまでもない。
以上説明したように本発明に係る薄膜トランジスタの製
造方法によれば、酸化雰囲気中で薄膜トランジスタ素子
をアニールした後、その素子の露出した半導体膜上にオ
ーバーコート層を被着形成し、さらに非酸素雰囲気中で
アニールすることにより、良好な特性をもつ薄膜トラン
ジスタを得ることができる効果がある。
造方法によれば、酸化雰囲気中で薄膜トランジスタ素子
をアニールした後、その素子の露出した半導体膜上にオ
ーバーコート層を被着形成し、さらに非酸素雰囲気中で
アニールすることにより、良好な特性をもつ薄膜トラン
ジスタを得ることができる効果がある。
第１図は本発明に係る薄膜トランジスタの製造方法の一
実施例を示す断面図、第２図は本発明による薄膜トラン
ジスタのドレイン電圧，ドレイン電流特性図、第３図は
従来による薄膜トランジスタのドレイン電圧，ドレイン
電流特性図、第４図は通常周知の逆スタガード型薄膜ト
ランジスタの基本構造を示す断面図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……ＣｄＳｅ膜（半導体膜）、５……ソース電
極、６……ドレイン電極、７……オーバーコート層。
実施例を示す断面図、第２図は本発明による薄膜トラン
ジスタのドレイン電圧，ドレイン電流特性図、第３図は
従来による薄膜トランジスタのドレイン電圧，ドレイン
電流特性図、第４図は通常周知の逆スタガード型薄膜ト
ランジスタの基本構造を示す断面図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……ＣｄＳｅ膜（半導体膜）、５……ソース電
極、６……ドレイン電極、７……オーバーコート層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下条 徳英 三重県伊勢市上野町字和田700番地 伊勢 電子工業株式会社内 (56)参考文献 特開 昭57−109377（ＪＰ，Ａ)
Claims (2)
- 【請求項１】絶縁基板上に半導体膜を露出させて薄膜ト
ランジスタ素子を形成する工程と、次いで前記薄膜トラ
ンジスタ素子を酸化雰囲気中でアニールする工程と、前
記半導体膜上にオーバーコート層を被着形成する工程
と、しかる後前記薄膜トランジスタを非酸化雰囲気中で
アニールする工程とを具備することを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項２】半導体膜はセレン化カドミウム膜であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073492A JPH0638430B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073492A JPH0638430B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232674A JPS61232674A (ja) | 1986-10-16 |
| JPH0638430B2 true JPH0638430B2 (ja) | 1994-05-18 |
Family
ID=13519819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60073492A Expired - Lifetime JPH0638430B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638430B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339B2 (ja) * | 1977-08-30 | 1984-05-04 | シャープ株式会社 | マトリツクス型液晶表示装置 |
| JPS589429B2 (ja) * | 1977-08-30 | 1983-02-21 | シャープ株式会社 | マトリックス型液晶表示装置 |
-
1985
- 1985-04-09 JP JP60073492A patent/JPH0638430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232674A (ja) | 1986-10-16 |
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