JPH0638484B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0638484B2 JPH0638484B2 JP61063472A JP6347286A JPH0638484B2 JP H0638484 B2 JPH0638484 B2 JP H0638484B2 JP 61063472 A JP61063472 A JP 61063472A JP 6347286 A JP6347286 A JP 6347286A JP H0638484 B2 JPH0638484 B2 JP H0638484B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- type
- base
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、超高速バイポーラメモリにおいて、α線に
よる誤動作がなく、信頼性の極めて優れた半導体記憶装
置に関するものである。
よる誤動作がなく、信頼性の極めて優れた半導体記憶装
置に関するものである。
第３図はバイポーラメモリセル回路を示す図である。第
３図において、Ｒ１，Ｒ２は抵抗器、Ｄ１，Ｄ２はダイ
オード、Ｑ１，Ｑ２はマルチエミッタトランジスタ（以
下単にトランジスタという）、ＣT1，ＣT2はそれぞれ前
記トランジスタＱ１，Ｑ２のコレクタ・ベース間寄生容
量、Ｉ１〜Ｉ３は電流源である。
３図において、Ｒ１，Ｒ２は抵抗器、Ｄ１，Ｄ２はダイ
オード、Ｑ１，Ｑ２はマルチエミッタトランジスタ（以
下単にトランジスタという）、ＣT1，ＣT2はそれぞれ前
記トランジスタＱ１，Ｑ２のコレクタ・ベース間寄生容
量、Ｉ１〜Ｉ３は電流源である。
このバイポーラメモリセル回路における情報の保持は、
フリッパフロップ回路の安定状態により行われる。しか
し、パッケージ等より放出されたα線により情報反転が
起きることがある。すなわち、トランジスタＱ１がオ
ン，トランジスタＱ２がオフとなっている時、トランジ
スタＱ２のコレクタ電位ＶC2はトランジスタＱ１のコレ
クタ電位ＶC1より高電位にあるが、α線が入射して生成
されたエレクトロン・ホールペアのうち、コレクタ・ベ
ース空乏層領域に発生したものは、コレクタ・ベース間
寄生容量ＣT2を通して流れノイズ電流を発生する。この
ため、トランジスタＱ２のコレクタ電位ＶC2を引き下げ
るという情報反転が起きることになる。
フリッパフロップ回路の安定状態により行われる。しか
し、パッケージ等より放出されたα線により情報反転が
起きることがある。すなわち、トランジスタＱ１がオ
ン，トランジスタＱ２がオフとなっている時、トランジ
スタＱ２のコレクタ電位ＶC2はトランジスタＱ１のコレ
クタ電位ＶC1より高電位にあるが、α線が入射して生成
されたエレクトロン・ホールペアのうち、コレクタ・ベ
ース空乏層領域に発生したものは、コレクタ・ベース間
寄生容量ＣT2を通して流れノイズ電流を発生する。この
ため、トランジスタＱ２のコレクタ電位ＶC2を引き下げ
るという情報反転が起きることになる。
次に、第４図（ａ）〜（ｆ）を用いて第３図に示したバ
イポーラメモリセル回路を構成するトランジスタＱ１，
Ｑ２の製造工程について説明する。
イポーラメモリセル回路を構成するトランジスタＱ１，
Ｑ２の製造工程について説明する。
これらの図において、１はシリコン基板、２はｎ＋型フ
ローティングコレクタ領域、３はコレクタ領域となるｎ
型エピタキシャル層、４は下敷酸化膜層、５は窒化膜
層、６はレジスト、７はｐ型チャネルカット層、８はフ
ィールド酸化膜、９はｎ＋型コレクタウォール領域、１
０はｐ型ベース領域、１１はｎ＋型エミッタ領域、１２
はベース電極、１３はエミッタ電極、１４はコレクタ電
極である。
ローティングコレクタ領域、３はコレクタ領域となるｎ
型エピタキシャル層、４は下敷酸化膜層、５は窒化膜
層、６はレジスト、７はｐ型チャネルカット層、８はフ
ィールド酸化膜、９はｎ＋型コレクタウォール領域、１
０はｐ型ベース領域、１１はｎ＋型エミッタ領域、１２
はベース電極、１３はエミッタ電極、１４はコレクタ電
極である。
まず、第４図（ａ）に示すように、シリコン基板１にｎ
＋型フローティングコレクタ領域２を拡散により形成し
た後、コレクタ領域となるｎ型エピタキシャル層３を形
成し、さらに、下敷酸化膜層４，窒化膜層５およびレジ
スト６を形成して分離のパターニングを行う。次いで第
４図（ｂ）に示すように、ｎ型エピタキシャル層３のエ
ッチングを行った後、ｐ型チャネルカット層７を形成す
るためにチャネルカット用ボロンの注入を行う。次いで
第４図（ｃ）に示すように、レジスト６の除去後、窒化
膜層５をマスクとしてフィールド酸化を行ってフィール
ド酸化膜８を形成する。次いで第４図（ｄ）に示すよう
に、ｎ＋型コレクタウォール領域９およびｐ型ベース領
域１０を形成する。次いで第４図（ｅ）に示すようにｎ
＋型エミッタ領域１１およびベース，エミッタ，コレク
タの各コンタクト孔を形成する。そして最後に、第４図
（ｆ）に示すように、ベース電極１２，エミッタ電極１
３，コレクタ電極１４を形成する。
＋型フローティングコレクタ領域２を拡散により形成し
た後、コレクタ領域となるｎ型エピタキシャル層３を形
成し、さらに、下敷酸化膜層４，窒化膜層５およびレジ
スト６を形成して分離のパターニングを行う。次いで第
４図（ｂ）に示すように、ｎ型エピタキシャル層３のエ
ッチングを行った後、ｐ型チャネルカット層７を形成す
るためにチャネルカット用ボロンの注入を行う。次いで
第４図（ｃ）に示すように、レジスト６の除去後、窒化
膜層５をマスクとしてフィールド酸化を行ってフィール
ド酸化膜８を形成する。次いで第４図（ｄ）に示すよう
に、ｎ＋型コレクタウォール領域９およびｐ型ベース領
域１０を形成する。次いで第４図（ｅ）に示すようにｎ
＋型エミッタ領域１１およびベース，エミッタ，コレク
タの各コンタクト孔を形成する。そして最後に、第４図
（ｆ）に示すように、ベース電極１２，エミッタ電極１
３，コレクタ電極１４を形成する。
上記のような従来のバイポーラメモリでは、α線に起因
するノイズ電流によって情報を反転させないためには、
コレクタ・ベース間寄生容量ＣT1，ＣT2を増加して臨界
電荷量を向上させればよいが、コレクタ・ベース間寄生
容量ＣT1，ＣT2はベース面積に比例するために限度があ
るうえ、ｎ型エピタキシャル層３の濃度を濃くすう方法
は、エミッタ接地順方向電流増幅率ｈFEの制御が困難に
なる。またバイポーラメモリの高速化を図るにはコレク
タ・ベース間寄生容量ＣT1，ＣT2を小さくしなければな
らないという問題点があった。
するノイズ電流によって情報を反転させないためには、
コレクタ・ベース間寄生容量ＣT1，ＣT2を増加して臨界
電荷量を向上させればよいが、コレクタ・ベース間寄生
容量ＣT1，ＣT2はベース面積に比例するために限度があ
るうえ、ｎ型エピタキシャル層３の濃度を濃くすう方法
は、エミッタ接地順方向電流増幅率ｈFEの制御が困難に
なる。またバイポーラメモリの高速化を図るにはコレク
タ・ベース間寄生容量ＣT1，ＣT2を小さくしなければな
らないという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、α線に起因するノイズ電流によって誤動作を起こ
すことのない半導体記憶装置を得ることを目的とする。
ので、α線に起因するノイズ電流によって誤動作を起こ
すことのない半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、半導体基板上に形成
された第１導電型のフローティングコレクタ領域と、こ
のフローティングコレクタ領域上の一部に形成された第
１導電型のコレクタウォール領域と、このコレクタウォ
ール領域とフィールド酸化膜を介して隣り合う前記フロ
ーティングコレクタ領域上の一部に形成された第１導電
型のコレクタ領域と、このコレクタ領域上に形成された
第２導電型のベース領域と、このベース領域上に形成さ
れた第１導電型のエミッタ領域よりなるバイポーラトラ
ンジスタによって構成されるフリップフロップ型の半導
体記憶装置において、コレクタウォール領域とベース領
域間に設けられたフィールド酸化膜下面にあってコレク
タウォール領域と接して前記ベース領域につながって形
成された高不純物濃度の第２導電型の半導体領域を備え
たものである。
された第１導電型のフローティングコレクタ領域と、こ
のフローティングコレクタ領域上の一部に形成された第
１導電型のコレクタウォール領域と、このコレクタウォ
ール領域とフィールド酸化膜を介して隣り合う前記フロ
ーティングコレクタ領域上の一部に形成された第１導電
型のコレクタ領域と、このコレクタ領域上に形成された
第２導電型のベース領域と、このベース領域上に形成さ
れた第１導電型のエミッタ領域よりなるバイポーラトラ
ンジスタによって構成されるフリップフロップ型の半導
体記憶装置において、コレクタウォール領域とベース領
域間に設けられたフィールド酸化膜下面にあってコレク
タウォール領域と接して前記ベース領域につながって形
成された高不純物濃度の第２導電型の半導体領域を備え
たものである。
この発明においては、コレクタ領域の濃度および実効ベ
ース幅を変化させることなく、コレクタ・ベース間容量
が増加できる。
ース幅を変化させることなく、コレクタ・ベース間容量
が増加できる。
第１図はこの発明の半導体記憶装置の一実施例を示す図
である。第１図において、第４図（ａ）〜（ｆ）と同一
符号は同一部分を示し、１５は高不純物濃度で第２導電
型の半導体領域となるｐ＋型領域である。
である。第１図において、第４図（ａ）〜（ｆ）と同一
符号は同一部分を示し、１５は高不純物濃度で第２導電
型の半導体領域となるｐ＋型領域である。
この発明の半導体記憶装置では、ｎ＋型コレクタウォー
ル領域９とｐ型ベース領域１０間のフィールド酸化膜８
の下面に沿って形成した高不純物濃度のｐ＋型領域１５
が、ｎ＋型コレクタウォール領域９およびｎ＋型フロー
ティングコレクタ領域２と高不純物濃度のｐｎ接合を形
成するため、コレクタ・ベース間寄生容量ＣＴが非常に
大きくなる。またこのｐ＋型領域１５はｎｐｎトランジ
スタの外部ベースであり、ｎｐｎトランジスタの実効ベ
ース幅に変化はないため、エミッタ接地順方向電流増幅
率ｈFEの抑制は容易である。したがって、臨界電荷量が
増加して情報保持能力が増加する。また周辺回路を構成
するトランジスタは、高速性が損なわれることがないよ
うに、このような構造とはしない。
ル領域９とｐ型ベース領域１０間のフィールド酸化膜８
の下面に沿って形成した高不純物濃度のｐ＋型領域１５
が、ｎ＋型コレクタウォール領域９およびｎ＋型フロー
ティングコレクタ領域２と高不純物濃度のｐｎ接合を形
成するため、コレクタ・ベース間寄生容量ＣＴが非常に
大きくなる。またこのｐ＋型領域１５はｎｐｎトランジ
スタの外部ベースであり、ｎｐｎトランジスタの実効ベ
ース幅に変化はないため、エミッタ接地順方向電流増幅
率ｈFEの抑制は容易である。したがって、臨界電荷量が
増加して情報保持能力が増加する。また周辺回路を構成
するトランジスタは、高速性が損なわれることがないよ
うに、このような構造とはしない。
次に、第２図（ａ）〜（ｌ）を用いてその製造工程を説
明する。これらの図において、第１図と同一符号は同一
または相当部分を示す。
明する。これらの図において、第１図と同一符号は同一
または相当部分を示す。
まず、第２図（ａ）に示すように、シリコン基板１にｎ
＋型フローティングコレクタ領域２を拡散により形成し
た後、コレクタ領域となるｎ型エピタキシャル層３を形
成する。次いで第２図（ｂ）に示すように、下敷酸化膜
層４および窒化膜層５を形成する。次いで第２図（ｃ）
に示すように、レジスト６を形成して分離のパターニン
グを行う。次いで第２図（ｄ）に示すように、窒化膜層
５をエッチングし、下敷酸化膜層４を通してボロンの注
入を行う。次いで第２図（ｅ）に示すように、ベース・
コレクタ間のフィールド部をレジスト６で覆い、下敷酸
化膜層４をエッチングする。次いで第２図（ｆ）に示す
ようにｎ型エピタキシャル層３のエッチングを行った
後、ｐ型エピタキシャルカット層７を形成するためにチ
ャネルカット用のボロン注入を行う。次いで第２図
（ｇ）に示すように、レジスト６を除去する。次いで第
２図（ｈ）に示すように、窒化膜層５をマスクにフィー
ルド酸化を行ってフィールド酸化膜８を形成する。この
時、ベース・コレクタ間のフィールド酸化膜８の下面に
沿って高不純物濃度のｐ＋型領域１５が形成される。次
いで第２図（ｉ）に示すように、ｎ＋型コレクタウォー
ル領域９を形成するが、この時、ｐ＋型領域１５は縮少
される。
＋型フローティングコレクタ領域２を拡散により形成し
た後、コレクタ領域となるｎ型エピタキシャル層３を形
成する。次いで第２図（ｂ）に示すように、下敷酸化膜
層４および窒化膜層５を形成する。次いで第２図（ｃ）
に示すように、レジスト６を形成して分離のパターニン
グを行う。次いで第２図（ｄ）に示すように、窒化膜層
５をエッチングし、下敷酸化膜層４を通してボロンの注
入を行う。次いで第２図（ｅ）に示すように、ベース・
コレクタ間のフィールド部をレジスト６で覆い、下敷酸
化膜層４をエッチングする。次いで第２図（ｆ）に示す
ようにｎ型エピタキシャル層３のエッチングを行った
後、ｐ型エピタキシャルカット層７を形成するためにチ
ャネルカット用のボロン注入を行う。次いで第２図
（ｇ）に示すように、レジスト６を除去する。次いで第
２図（ｈ）に示すように、窒化膜層５をマスクにフィー
ルド酸化を行ってフィールド酸化膜８を形成する。この
時、ベース・コレクタ間のフィールド酸化膜８の下面に
沿って高不純物濃度のｐ＋型領域１５が形成される。次
いで第２図（ｉ）に示すように、ｎ＋型コレクタウォー
ル領域９を形成するが、この時、ｐ＋型領域１５は縮少
される。
次いでｐ型ベース領域１０を形成すると、ｐ型ベース領
域１０とｐ＋型領域１５は第２図（ｊ）に示すようにつ
ながる。次いで第２図（ｋ）に示すように、ｎ＋型エミ
ッタ領域１１およびベース，エミッタ，コレクタの各コ
ンタクト孔を形成する。そして最後に、第２図（ｌ）に
示すように、ベース電極１２，エミッタ電極１３，コレ
クタ電極１４を形成する。
域１０とｐ＋型領域１５は第２図（ｊ）に示すようにつ
ながる。次いで第２図（ｋ）に示すように、ｎ＋型エミ
ッタ領域１１およびベース，エミッタ，コレクタの各コ
ンタクト孔を形成する。そして最後に、第２図（ｌ）に
示すように、ベース電極１２，エミッタ電極１３，コレ
クタ電極１４を形成する。
なお、コレスタ・ベース間のフィールド酸化膜８を分離
酸化膜と同時に形成してもよいが、分離酸化膜と別に形
成してもよい。
酸化膜と同時に形成してもよいが、分離酸化膜と別に形
成してもよい。
この発明は以上説明したとおり、半導体基板上に形成さ
れた第１導電型のフローティングコレクタ領域と、この
フローティングコレクタ領域上の一部に形成された第１
導電型のコレクタウォール領域と、このコレクタウォー
ル領域とフィールド酸化膜を介して隣り合うフローティ
ングコレクタ領域上の一部に形成された第１導電型のコ
レクタ領域と、このコレクタ領域上に形成された第２導
電型のベース領域と、このベース領域上に形成された第
１導電型のエミッタ領域よりなるバイポーラトランジス
タによって構成されるフリップフロップ型の半導体記憶
装置において、コレクタウォール領域とベース領域間に
設けられたフィールド酸化膜下面にあってコレクタウォ
ール領域と接してベース領域につながつて形成された高
不純物濃度の第２導電型の半導体領域を備えたので、α
線に起因するノイズ電流によって誤動作を起こすことの
ない半導体記憶装置を得られる。また、製造に際して
は、酸化膜分離工程マスクのセルフアラインで、高不純
物濃度で第２導電型の半導体領域を形成できるので、マ
スクの追加の必要はなく、また実効ベース幅がメモリセ
ルと周辺トランジスタで同じであるため、メモリセル部
のバイポーラトランジスタの特性合わせ込みが容易であ
る利点を有する。
れた第１導電型のフローティングコレクタ領域と、この
フローティングコレクタ領域上の一部に形成された第１
導電型のコレクタウォール領域と、このコレクタウォー
ル領域とフィールド酸化膜を介して隣り合うフローティ
ングコレクタ領域上の一部に形成された第１導電型のコ
レクタ領域と、このコレクタ領域上に形成された第２導
電型のベース領域と、このベース領域上に形成された第
１導電型のエミッタ領域よりなるバイポーラトランジス
タによって構成されるフリップフロップ型の半導体記憶
装置において、コレクタウォール領域とベース領域間に
設けられたフィールド酸化膜下面にあってコレクタウォ
ール領域と接してベース領域につながつて形成された高
不純物濃度の第２導電型の半導体領域を備えたので、α
線に起因するノイズ電流によって誤動作を起こすことの
ない半導体記憶装置を得られる。また、製造に際して
は、酸化膜分離工程マスクのセルフアラインで、高不純
物濃度で第２導電型の半導体領域を形成できるので、マ
スクの追加の必要はなく、また実効ベース幅がメモリセ
ルと周辺トランジスタで同じであるため、メモリセル部
のバイポーラトランジスタの特性合わせ込みが容易であ
る利点を有する。
第１図はこの発明の半導体記憶装置の一実施例を示す
図、第２図（ａ）〜（ｌ）は同じく製造工程を示す図、
第３図はバイポーラメモリセル回路を示す図、第４図
（ａ）〜（ｆ）は従来のバイポーラトランジスタの製造
工程を示す図である。 図において、１はシリコン基板、２はｎ＋型フローティ
ングコレクタ領域、３はｎ型エピタキシャル層、４は下
敷酸化膜層、５は窒化膜層、６はレジスト、７はｐ型チ
ャネルカット層、８はフィールド酸化膜、９はｎ＋型コ
レクタウォール領域、１０はｐ型ベース領域、１１はｎ
＋型エミッタ領域、１２はベース電極、１３はエミッタ
電極、１４はコレクタ電極、１５はｐ＋型領域である。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図（ａ）〜（ｌ）は同じく製造工程を示す図、
第３図はバイポーラメモリセル回路を示す図、第４図
（ａ）〜（ｆ）は従来のバイポーラトランジスタの製造
工程を示す図である。 図において、１はシリコン基板、２はｎ＋型フローティ
ングコレクタ領域、３はｎ型エピタキシャル層、４は下
敷酸化膜層、５は窒化膜層、６はレジスト、７はｐ型チ
ャネルカット層、８はフィールド酸化膜、９はｎ＋型コ
レクタウォール領域、１０はｐ型ベース領域、１１はｎ
＋型エミッタ領域、１２はベース電極、１３はエミッタ
電極、１４はコレクタ電極、１５はｐ＋型領域である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体の基板上に形成された第１導電型の
フローティングコレクタ領域と、このフローティングコ
レクタ領域上の一部に形成された第１導電型のコレクタ
ウォール領域と、このコレクタウォール領域とフィール
ド酸化膜を介して隣り合う前記フローティングコレクタ
領域上の一部に形成された第１導電型のコレクタ領域
と、このコレクタ領域上に形成された第２導電型のベー
ス領域と、このベース領域上に形成された第１導電型の
エミッタ領域よりなるバイポーラトランジスタによって
構成されるフリップフロップ型の半導体記憶装置におい
て、前記コレクタウォール領域とベース領域間に設けら
れた前記フィールド酸化膜下面にあって前記コレクタウ
ォール領域と接して前記ベース領域につながって形成さ
れた高不純物濃度の第２導電型の半導体領域を備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063472A JPH0638484B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063472A JPH0638484B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219561A JPS62219561A (ja) | 1987-09-26 |
| JPH0638484B2 true JPH0638484B2 (ja) | 1994-05-18 |
Family
ID=13230205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61063472A Expired - Lifetime JPH0638484B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638484B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
-
1986
- 1986-03-19 JP JP61063472A patent/JPH0638484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219561A (ja) | 1987-09-26 |
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