JPH02202280A - デジタルビデオ信号処理回路 - Google Patents
デジタルビデオ信号処理回路Info
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- JPH02202280A JPH02202280A JP1022096A JP2209689A JPH02202280A JP H02202280 A JPH02202280 A JP H02202280A JP 1022096 A JP1022096 A JP 1022096A JP 2209689 A JP2209689 A JP 2209689A JP H02202280 A JPH02202280 A JP H02202280A
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- Japan
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- video signal
- signal
- digital video
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタルビデオ信号処理装置、特にＴＢＣ
に好適なデジタルビデオ信号処理装置に関する。
に好適なデジタルビデオ信号処理装置に関する。
この発明は、デジタルビデオ信号処理装置において、制
御部からの命令によりイニシャル時に同期信号パターン
と対応するコードを、メモリの所定領域に書き込み、デ
ジタルビデオ信号の有効データをメモリの他の所定領域
に書き込み、コードを付加して有効データを読み出すよ
うにしたことにより、従来の同期信号発生器を不要にで
き、且つ映像信号にのみダイナミックレンジを割り当て
られるようにしたものである。
御部からの命令によりイニシャル時に同期信号パターン
と対応するコードを、メモリの所定領域に書き込み、デ
ジタルビデオ信号の有効データをメモリの他の所定領域
に書き込み、コードを付加して有効データを読み出すよ
うにしたことにより、従来の同期信号発生器を不要にで
き、且つ映像信号にのみダイナミックレンジを割り当て
られるようにしたものである。
デュアルポートのフィールドメモリを用いた従来のＴＢ
Ｃの例が第４図に示されている。
Ｃの例が第４図に示されている。
第４図中、端子４１に供給されるＶＴＲの再生ビデオ信
号ｓ ｐｖｏは、Ａ／Ｄ変換回路４２及びＡＦＣ回路４
３に供給される。
号ｓ ｐｖｏは、Ａ／Ｄ変換回路４２及びＡＦＣ回路４
３に供給される。
再生ビデオ信号ｓ ｐｖｏは、Ａ／Ｄ変換回路４２にて
デジタル化され、デジタルビデオ信号ＳＤＶとされてフ
ィールドメモリ４４に供給される。一方、再生ビデオ信
号ｓ ｐｖｏからは、ＡＦＣ回路４３にて水平同期信号
に基づいたクロックＣＫＷが形成され、書込制御回路４
５に供給される。尚、このりロックＣＫ−は、再生ビデ
オ信号ｓ ｐｖｏと同一の時間軸変動を有している。
デジタル化され、デジタルビデオ信号ＳＤＶとされてフ
ィールドメモリ４４に供給される。一方、再生ビデオ信
号ｓ ｐｖｏからは、ＡＦＣ回路４３にて水平同期信号
に基づいたクロックＣＫＷが形成され、書込制御回路４
５に供給される。尚、このりロックＣＫ−は、再生ビデ
オ信号ｓ ｐｖｏと同一の時間軸変動を有している。
クロックＣＫＷからは、書込制御回路４５にてライトア
ドレス／タイミング信号ＳＷＴが形成され、フィールド
メモリ４４に供給される。
ドレス／タイミング信号ＳＷＴが形成され、フィールド
メモリ４４に供給される。
ライトアドレス／タイミング信号ＳＷＴに基づいてデジ
タルビデオ信号ＳＤＶはフィールドメモリ４４に書込ま
れる。尚、デジタルビデオ信号ＳＤＶの水平、垂直の同
期信号の各期間中は、ライトアドレス／タイミング信号
ＳＷＴによって制御されるため、上述の書込み動作は行
われない、従って、フィールドメモリ４４には再生ビデ
オ信号ｓ ｐｖｏ中の映像信号のみが、有効データとし
て記録される。
タルビデオ信号ＳＤＶはフィールドメモリ４４に書込ま
れる。尚、デジタルビデオ信号ＳＤＶの水平、垂直の同
期信号の各期間中は、ライトアドレス／タイミング信号
ＳＷＴによって制御されるため、上述の書込み動作は行
われない、従って、フィールドメモリ４４には再生ビデ
オ信号ｓ ｐｖｏ中の映像信号のみが、有効データとし
て記録される。
一方、クリスタル等によって構成されたクロック発振器
４６にて形成されるクロックＣＫＲは、続出制御回路４
７及び同期信号発生器４８に供給される。
４６にて形成されるクロックＣＫＲは、続出制御回路４
７及び同期信号発生器４８に供給される。
クロックＣＫＲからは、続出制御回路４７にてリードア
ドレス／タイミング信号ＳＲＴが形成され、フィールド
メモリ４４に供給される。リードアドレス／タイミング
信号ＳＲＴに基づいてフィールドメモリ４４から有効デ
ータが出力され、加算回路４９に供給される。
ドレス／タイミング信号ＳＲＴが形成され、フィールド
メモリ４４に供給される。リードアドレス／タイミング
信号ＳＲＴに基づいてフィールドメモリ４４から有効デ
ータが出力され、加算回路４９に供給される。
また、クロックＣ）［Ｈに同期して同期信号発生器４日
で形成された複合同期信号が加算回路４９に供給される
。加算回路４９からの複合同期信号が付加されたデジタ
ルビデオ信号ＳＤｖがＤ／Ａ変換回路５０に供給される
。デジタルビデオ信号ＳＤＶは、Ｄ／Ａ変換回路５０に
てアナログ化され、端子５１から再生ビデオ信号ＳＰｖ
として取出される。
で形成された複合同期信号が加算回路４９に供給される
。加算回路４９からの複合同期信号が付加されたデジタ
ルビデオ信号ＳＤｖがＤ／Ａ変換回路５０に供給される
。デジタルビデオ信号ＳＤＶは、Ｄ／Ａ変換回路５０に
てアナログ化され、端子５１から再生ビデオ信号ＳＰｖ
として取出される。
ところで、従来用いられてきた同期信号発生器４８は、
比較的、回路規模が大きく、消費電力も大きくなってし
まうという問題点があった。この同期信号発生器４８を
、集積回路とした場合でも１０００ゲート程度の大きさ
になってしまうものであった。また、信号の方式をＰＡ
Ｌ 、 ＮＴＳＣの両方式に共用できるようにするため
には、更に回路規模を大きくしなければならず、従って
、消費電力も大きくなってしまうという問題点があった
。
比較的、回路規模が大きく、消費電力も大きくなってし
まうという問題点があった。この同期信号発生器４８を
、集積回路とした場合でも１０００ゲート程度の大きさ
になってしまうものであった。また、信号の方式をＰＡ
Ｌ 、 ＮＴＳＣの両方式に共用できるようにするため
には、更に回路規模を大きくしなければならず、従って
、消費電力も大きくなってしまうという問題点があった
。
そこで、同期信号発生器４８を使用せず、再生ビデオ信
号ｓ ｐｖｏの全体、即ち、映像信号及び同期信号〔シ
ンクチップレベルからホワイトピークレベルまで〕をＡ
／Ｄ変換し、フィールドメモリ４４に記録することも考
えられるが、この場合には、Ａ／Ｄ変換回路４２におい
て、映像信号に割当てられるダイナミックレンジが減少
し、精度が低下してしまうという問題点があった。
号ｓ ｐｖｏの全体、即ち、映像信号及び同期信号〔シ
ンクチップレベルからホワイトピークレベルまで〕をＡ
／Ｄ変換し、フィールドメモリ４４に記録することも考
えられるが、この場合には、Ａ／Ｄ変換回路４２におい
て、映像信号に割当てられるダイナミックレンジが減少
し、精度が低下してしまうという問題点があった。
従ってこの発明の目的は、従来の同期信号発生器を不要
とでき、且つ映像信号にのみＡ／Ｄ変換のダイナミック
レンジを割り当て得るデジタルビデオ信号処理装置を提
供することにある。
とでき、且つ映像信号にのみＡ／Ｄ変換のダイナミック
レンジを割り当て得るデジタルビデオ信号処理装置を提
供することにある。
この発明に係るデジタルビデオ信号処理装置は、制御部
からの命令によりイニシャル時に同期信号パターンと対
応するコードを、メモリの所定領域に書き込み、デジタ
ルビデオ信号の有効データをメモリの他の所定領域に書
き込み、コードを付加して有効データを読み出すように
した構成としている。
からの命令によりイニシャル時に同期信号パターンと対
応するコードを、メモリの所定領域に書き込み、デジタ
ルビデオ信号の有効データをメモリの他の所定領域に書
き込み、コードを付加して有効データを読み出すように
した構成としている。
メモリコントローラからの命令により、イニシャル期間
に同期信号に対応するコードがメモリの所定領域に書込
まれる。イニシャル期間が終了すると、再生ビデオ信号
中の映像信号のみがＡ／Ｄ変換されて形成される有効デ
ータがメモリの他の所定領域に書込まれる。
に同期信号に対応するコードがメモリの所定領域に書込
まれる。イニシャル期間が終了すると、再生ビデオ信号
中の映像信号のみがＡ／Ｄ変換されて形成される有効デ
ータがメモリの他の所定領域に書込まれる。
一方、メモリの読出しに際しては、有効データに上述の
コードが付加されてデジタルビデオ信号が形成され、Ｉ
Ｈ毎に読出される。
コードが付加されてデジタルビデオ信号が形成され、Ｉ
Ｈ毎に読出される。
これにより、従来の同期信号発生器を不要にでき、且つ
映像信号にのみＡ／Ｄ変換回路のダイナミックレンジを
割り当てることができる。
映像信号にのみＡ／Ｄ変換回路のダイナミックレンジを
割り当てることができる。
〔実施例〕
以下、この発明の一実施例について第１図乃至第３図を
参照して説明する。この実施例はＴＢＣに対して、この
発明を適用したものである。６は、ＴＢＣを構成するフ
ィールドメモリを示し、このフィールドメモリ６には図
示せぬも書込み、読出しを制御するための各制御回路が
設けられている。
参照して説明する。この実施例はＴＢＣに対して、この
発明を適用したものである。６は、ＴＢＣを構成するフ
ィールドメモリを示し、このフィールドメモリ６には図
示せぬも書込み、読出しを制御するための各制御回路が
設けられている。
第１図の構成に於いて、データバス１を介して、メモリ
コントローラ２、レジスタ３．４．５が接続されている
。
コントローラ２、レジスタ３．４．５が接続されている
。
例えば、電源が投入された後の一定期間、即ちイニシャ
ル期間に、第２図Ａの基準信号ＳＳＴに於けるｆＨ中の
水平同期信号Ｈ５Ｙの始点のサンプル数で表される設定
値Ｎ１及び終点のサンプル数で表される設定値Ｎ２がメ
モリコントローラ２から出力され、設定値Ｎｌがレジス
タ３、設定値Ｎ２がレジスタ４に夫々供給される。この
設定値Ｎｌ、 Ｎ２は、レジスタ３．４を介して比較回
路７．８に供給される。上述の基準信号ＳＳＴは、デジ
タルビデオ信号ＳＤＶと対応しており、水平同期信号Ｈ
５Ｙ、垂直同期信号ＶＳＹを含むものである。
ル期間に、第２図Ａの基準信号ＳＳＴに於けるｆＨ中の
水平同期信号Ｈ５Ｙの始点のサンプル数で表される設定
値Ｎ１及び終点のサンプル数で表される設定値Ｎ２がメ
モリコントローラ２から出力され、設定値Ｎｌがレジス
タ３、設定値Ｎ２がレジスタ４に夫々供給される。この
設定値Ｎｌ、 Ｎ２は、レジスタ３．４を介して比較回
路７．８に供給される。上述の基準信号ＳＳＴは、デジ
タルビデオ信号ＳＤＶと対応しており、水平同期信号Ｈ
５Ｙ、垂直同期信号ＶＳＹを含むものである。
また、１フイールド当たりのライン数の中の有効データ
が含まれる設定ライン数Ｎ３、例えば２４０が、メモリ
コントローラ２からレジスタ５に供給される。設定ライ
ン数Ｎ３は、レジスタ５を介して比較回路９に供給され
る。
が含まれる設定ライン数Ｎ３、例えば２４０が、メモリ
コントローラ２からレジスタ５に供給される。設定ライ
ン数Ｎ３は、レジスタ５を介して比較回路９に供給され
る。
一方、端子１０からは、９１０ ｆ Ｈ（ｆＨは、水平
走査周波数）の周波数とされているサンプルクロックＣ
ＬＫが水平カウンタ１１に供給され、カウントされる。
走査周波数）の周波数とされているサンプルクロックＣ
ＬＫが水平カウンタ１１に供給され、カウントされる。
カウント値ＮＯは、上述の比較回路７．８に夫々、供給
されている。また、カウント値Ｎ。
されている。また、カウント値Ｎ。
が９１０に達すると、ｆＨの終了を表すキャリー信号Ｓ
ＣＲＹが垂直カウンタ１２、メモリコントローラ２に
供給される。
ＣＲＹが垂直カウンタ１２、メモリコントローラ２に
供給される。
カウント値ＮＯと、上述の設定値Ｎｌ、 Ｎ２は比較口
ｗ！７．８で夫々比較される。
ｗ！７．８で夫々比較される。
比較回路７では、設定値Ｎ１−カウント値ＮＯとなった
時に信号Ｓ７が形成され、メモリコントローラ２に供給
される。比較回路８では、カウント値Ｎｏ一般定価Ｎ２
となった時に信号Ｓ８が形成され、メモリコントローラ
２に供給される。
時に信号Ｓ７が形成され、メモリコントローラ２に供給
される。比較回路８では、カウント値Ｎｏ一般定価Ｎ２
となった時に信号Ｓ８が形成され、メモリコントローラ
２に供給される。
水平カウンタ１１から供給されるキャリー信号Ｓ ＣＲ
Ｙは、垂直カウンタ１２にてカウントされ、カウント値
ＮＯＯが比較回路９に供給される。
Ｙは、垂直カウンタ１２にてカウントされ、カウント値
ＮＯＯが比較回路９に供給される。
比較回路９では、設定ライン数Ｎ３−カウント値ＮＯＯ
となった時に信号Ｓ９が形成され、メモリコントローラ
２に供給される。
となった時に信号Ｓ９が形成され、メモリコントローラ
２に供給される。
メモリコントローラ２からは、供給される信号Ｓ７に対
応して、第２図Ｂに示されるようなハイレベルの制御信
号Ｓｃがスイッチ１３に出力され、スイッチ１３の端子
１３ｂ、１３ｃが接続される。
応して、第２図Ｂに示されるようなハイレベルの制御信
号Ｓｃがスイッチ１３に出力され、スイッチ１３の端子
１３ｂ、１３ｃが接続される。
この状態の時には、８０コ一ド形成回路１４から８０コ
ードがフィールドメモリ６に供給される。
ードがフィールドメモリ６に供給される。
この８０コード（１６進表示）は、８ビツトの２’Ｓコ
ンプリメンタリ−コードであって、有効データに対して
は割り当てられない禁止コードである。
ンプリメンタリ−コードであって、有効データに対して
は割り当てられない禁止コードである。
フィールドメモリ６は、第３図に示されるように、水平
同期信号Ｈ５Ｙに対応する８０コードの書き込まれる水
平ブランキング領域１５と、垂直同期信号■ＳＹに対応
する８０コードの書き込まれる垂直ブランキング領域１
６と、有効データの書き込まれるデータ領域１７とに区
分されている。
同期信号Ｈ５Ｙに対応する８０コードの書き込まれる水
平ブランキング領域１５と、垂直同期信号■ＳＹに対応
する８０コードの書き込まれる垂直ブランキング領域１
６と、有効データの書き込まれるデータ領域１７とに区
分されている。
従って、この段階では、上述の８０コードがフィールド
メモリ６の水平ブランキング領域１５に書き込まれる。
メモリ６の水平ブランキング領域１５に書き込まれる。
そして、第２図Ｂに示されるように、メモリコントロー
ラ２から出力される制御Ｂ信号Ｓｃは、メモリコントロ
ーラ２に供給される信号Ｓ８に対応してローレベルとさ
れ、スイッチ１３が切り替えられて端子１３ａ、１３ｃ
が接続される。これにより、８０コ一ド形成回路１４か
らの８０コードの供給が遮断される。尚、イニシャル期
間では、端子１８からデジタルビデオ信号ＳＤｖの有効
データが供給されず、有効データはフィールドメモリ６
に書き込まれないようにされている。
ラ２から出力される制御Ｂ信号Ｓｃは、メモリコントロ
ーラ２に供給される信号Ｓ８に対応してローレベルとさ
れ、スイッチ１３が切り替えられて端子１３ａ、１３ｃ
が接続される。これにより、８０コ一ド形成回路１４か
らの８０コードの供給が遮断される。尚、イニシャル期
間では、端子１８からデジタルビデオ信号ＳＤｖの有効
データが供給されず、有効データはフィールドメモリ６
に書き込まれないようにされている。
この結果、水平ブランキング領域１５には、ｆＨ分の８
０コードが書込まれることになる。
０コードが書込まれることになる。
水平カウンタ１１におけるカウント値ＮＯが９１０に達
すると、垂直カウンタ１２にキャリー信号５ＣＲＹが供
給され、垂直カウンタ１２におけるカウント値ＮＯＯを
＋１する。そして、カウント値ＮＯＯは比較回路９に供
給され、設定ライン数Ｎ３との比較がなされる。
すると、垂直カウンタ１２にキャリー信号５ＣＲＹが供
給され、垂直カウンタ１２におけるカウント値ＮＯＯを
＋１する。そして、カウント値ＮＯＯは比較回路９に供
給され、設定ライン数Ｎ３との比較がなされる。
上述の動作が反復されることによって、フィールドメモ
リ６の水平ブランキング領域１５には、１フイールドの
水平ブランキングと対応する８０コードの書込みが行な
われる。垂直カウンタ１２のカウント値ＮＯＯが、設定
ライン数Ｎ３に到達すると、水平ブランキング領域１５
に対する８０コードの書き込みが終了する。この時、比
較回路９から信号Ｓ９がメモリコントローラ２に供給さ
れる。
リ６の水平ブランキング領域１５には、１フイールドの
水平ブランキングと対応する８０コードの書込みが行な
われる。垂直カウンタ１２のカウント値ＮＯＯが、設定
ライン数Ｎ３に到達すると、水平ブランキング領域１５
に対する８０コードの書き込みが終了する。この時、比
較回路９から信号Ｓ９がメモリコントローラ２に供給さ
れる。
メモリコントローラ２からは、再び制御信号Ｓｃが出力
されてスイッチ１３を制御する。これにより、８０コー
ドが再度、フィールドメモリ６に供給される。
されてスイッチ１３を制御する。これにより、８０コー
ドが再度、フィールドメモリ６に供給される。
この８０コードは、フィールドメモリ６の垂直ブランキ
ング領域１６に書込まれる。
ング領域１６に書込まれる。
このようにして、フィールドメモリ６の水平ブランキン
グ領域１５、垂直ブランキング領域１６に対する８０コ
ードの書込みが終了するとイニシャル期間が終了し、メ
モリコントローラ２からは、制御信号Ｓｃが出力される
。この制御信号Ｓｃによってスイッチ１３が制御され、
端子１３ａ、１３ｃが接続される。
グ領域１５、垂直ブランキング領域１６に対する８０コ
ードの書込みが終了するとイニシャル期間が終了し、メ
モリコントローラ２からは、制御信号Ｓｃが出力される
。この制御信号Ｓｃによってスイッチ１３が制御され、
端子１３ａ、１３ｃが接続される。
この段階では、端子１８から供給されるデジタルビデオ
信号ＳＤＶの有効データのみがフィールドメモリ６のデ
ータ領域１７に書き込まれる。
信号ＳＤＶの有効データのみがフィールドメモリ６のデ
ータ領域１７に書き込まれる。
次いで、読出し時の回路動作を説明する。
端子１９から供給され、クリスタル等によって安定とさ
れているリードアドレス／タイミング信号ＳＲＴに同期
して、フィールドメモリ６からは、有効データに８０コ
ードが付加されてデジタルビデオ信号ＳＯＶが形成され
、Ｄ／Ａ変換回路２０及び８０コ一ド検出回路２１に供
給される。
れているリードアドレス／タイミング信号ＳＲＴに同期
して、フィールドメモリ６からは、有効データに８０コ
ードが付加されてデジタルビデオ信号ＳＯＶが形成され
、Ｄ／Ａ変換回路２０及び８０コ一ド検出回路２１に供
給される。
デジタルビデオ信号ＳＤＶは、Ｄ／Ａ変換回路２０にて
アナログ化され、スイッチ２２の端子２２ａに供給され
る。一方、デジタルビデオ信号ＳＤｖの８０コードが８
０コ一ド検出回路２１にて検出されると、スイッチ制御
信号ＳＳ−がスイッチ２２に供給される。
アナログ化され、スイッチ２２の端子２２ａに供給され
る。一方、デジタルビデオ信号ＳＤｖの８０コードが８
０コ一ド検出回路２１にて検出されると、スイッチ制御
信号ＳＳ−がスイッチ２２に供給される。
８０コードの区間〔水平同期信号Ｈ５Ｙの区間〕では、
スイッチ制御信号ＳＳ−にてスイッチ２２が制御され、
端子２２ｂ、２２ｃが接続される。端子２２ｂとアース
間には、水平同期信号Ｈ５Ｙのシンクチップレベルの電
位を有する直流電源２３が配されているため、端子２４
からは水平同期信号ＨＳＹのタイミングでシンクチップ
レベルの電位が水平同期信号ＨＳＹとして取り出される
。
スイッチ制御信号ＳＳ−にてスイッチ２２が制御され、
端子２２ｂ、２２ｃが接続される。端子２２ｂとアース
間には、水平同期信号Ｈ５Ｙのシンクチップレベルの電
位を有する直流電源２３が配されているため、端子２４
からは水平同期信号ＨＳＹのタイミングでシンクチップ
レベルの電位が水平同期信号ＨＳＹとして取り出される
。
また、８０コードの区間が終了すると、スイッチ制御信
号ＳＳ−にてスイッチ２２が制御され、端子２２ａ、２
２ｃが接続される。従って、デジタルビデオ信号ＳＤＶ
がアナログ化され、端子２４から取り出される。
号ＳＳ−にてスイッチ２２が制御され、端子２２ａ、２
２ｃが接続される。従って、デジタルビデオ信号ＳＤＶ
がアナログ化され、端子２４から取り出される。
従って、端子２４からは、映像信号に同期信号の付加さ
れた再生ビデオ信号ＳＰｖが取り出されることになる。
れた再生ビデオ信号ＳＰｖが取り出されることになる。
このように、イニシャル期間に水平同期信号Ｈｓｙ、垂
直同期信号ＶＳＹに対応する８０コードをフィールドメ
モリ６の所定の領域に予め書き込み、また有効データと
共に読み出すようにしているので、従来の同期信号発生
器を不要にでき、省スペース、省電力、コストダウンを
実現できる。
直同期信号ＶＳＹに対応する８０コードをフィールドメ
モリ６の所定の領域に予め書き込み、また有効データと
共に読み出すようにしているので、従来の同期信号発生
器を不要にでき、省スペース、省電力、コストダウンを
実現できる。
また、ＴＢＣにかける前の再生ビデオ信号５ＰｖＯをＡ
／Ｄ変換するに際しては、同期信号の部分〔シンクチク
ツプレベルルペデスタルレベル〕をＡ／Ｄ変換しなくと
もよく、その結果映像信号にのみダイナミックレンジを
割り当てることができ、精度を向上させることができる
。
／Ｄ変換するに際しては、同期信号の部分〔シンクチク
ツプレベルルペデスタルレベル〕をＡ／Ｄ変換しなくと
もよく、その結果映像信号にのみダイナミックレンジを
割り当てることができ、精度を向上させることができる
。
この発明に係るデジタルビデオ信号処理装置によれば、
イニシャル時に同期信号パターンと対応するコードを、
メモリの所定領域に書き込み、有効データをメモリの他
の所定領域に書き込み、コードを付加して有効データを
読み出すようにしているので、従来の同期信号発生器を
不要にでき、省スペース、省電力、コストダウンを実現
できるという効果がある。
イニシャル時に同期信号パターンと対応するコードを、
メモリの所定領域に書き込み、有効データをメモリの他
の所定領域に書き込み、コードを付加して有効データを
読み出すようにしているので、従来の同期信号発生器を
不要にでき、省スペース、省電力、コストダウンを実現
できるという効果がある。
また、再生されたビデオ信号をＡ／Ｄ変換するに際して
は、同期信号〔シンフチタラプレベルルペデスタルレベ
ル〕をＡ／Ｄ変換しなくともよく、その結果映像信号に
のみダイナミックレンジを割り当てることができ、精度
を向上させることができるという効果がある。
は、同期信号〔シンフチタラプレベルルペデスタルレベ
ル〕をＡ／Ｄ変換しなくともよく、その結果映像信号に
のみダイナミックレンジを割り当てることができ、精度
を向上させることができるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は夫々水平同期信号と制御信号の出力タイミングの関係
を示すタイミングチャート、第３図はメモリの各領域を
示す説明図、第４図は従来のＴＢＣ回路の例を示すブロ
ック図である。 図面に於ける主要な符号の説明 ２：メモリコントローラ、１５：水平ブランキング領域
、６．４４：フィールドメモリ、１６：垂直ブランキン
グ領域、１７：データ領域、ＨＳＹ：水平同期信号、Ｖ
ＳＹ：垂直同期信号、ＳＤＶ：デジタルビデオ信号。 代理人 弁理士 杉 浦 正 知
は夫々水平同期信号と制御信号の出力タイミングの関係
を示すタイミングチャート、第３図はメモリの各領域を
示す説明図、第４図は従来のＴＢＣ回路の例を示すブロ
ック図である。 図面に於ける主要な符号の説明 ２：メモリコントローラ、１５：水平ブランキング領域
、６．４４：フィールドメモリ、１６：垂直ブランキン
グ領域、１７：データ領域、ＨＳＹ：水平同期信号、Ｖ
ＳＹ：垂直同期信号、ＳＤＶ：デジタルビデオ信号。 代理人 弁理士 杉 浦 正 知
Claims (1)
- 制御部からの命令によりイニシャル時に同期信号パター
ンと対応するコードを、メモリの所定領域に書き込み、
デジタルビデオ信号の有効データを上記メモリの他の所
定領域に書き込み、上記コードを付加して上記有効デー
タを読み出すようにしたことを特徴とするデジタルビデ
オ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022096A JP2964480B2 (ja) | 1989-01-31 | 1989-01-31 | デジタルビデオ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022096A JP2964480B2 (ja) | 1989-01-31 | 1989-01-31 | デジタルビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202280A true JPH02202280A (ja) | 1990-08-10 |
| JP2964480B2 JP2964480B2 (ja) | 1999-10-18 |
Family
ID=12073347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022096A Expired - Fee Related JP2964480B2 (ja) | 1989-01-31 | 1989-01-31 | デジタルビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964480B2 (ja) |
-
1989
- 1989-01-31 JP JP1022096A patent/JP2964480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2964480B2 (ja) | 1999-10-18 |
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