JPH0640304B2 - 制御記憶エラ−処理方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 高速と中速の２種類のメモリを用いた制御記憶装置にお
いて、アクセス先を一方のメモリから他方のメモリに切
り換える命令の実行時に、読み出したコードに１ビット
エラーが検出されたとき、コード修復を行ない、再実行
を可能にする。その場合、アドレス保持専用のレジスタ
を用いずに、元のアドレス状態を再現する。

〔産業上の利用分野〕

本発明は、マイクロプログラムを格納する制御記憶装置
に、高価でかつ高速なメモリと安価でかつ中速のメモリ
を組み合せて使用したマイクロプログラム制御装置にお
いて、マイクロプログラム命令の１ビットエラーに対処
するための制御記憶エラー処理方式に関する。

最近の計算機においては、システムの多様性と拡張に対
する柔軟性とを高めるため、マイクロプログラム制御に
よる処理を行なうことが多くなっているが、そのマイク
ロプログラムを格納する制御記憶装置(CS)の容量は、マ
イクロプログラムの大規模化に従って、増加の一途をた
どっている。

そのため、高速な処理を必要とする機械語のオペレーシ
ョン・コードは高価ではあるが高速なメモリに格納し、
機械語の内容を実行するマイクロプログラムは、安価で
はあるが速度は中速のメモリに格納して、システム全体
の価格対性能比を改善する方式が考えられている。

またそのような方式において、マイクロプログラムの信
頼性を向上させる有効な手段としてエラー修正コード(E
CC)を付加することが行なわれる。

エラー修正コード(ECC)を付加した場合、１ビットエラ
ーは、修正が可能となり、また２ビットエラー以上も検
知をすることが可能となる。

〔従来の技術〕

第９図(a)は、従来のマイクロプログラム制御装置の構
成を示す。100はマイクロプログラムが格納されている
制御記憶装置CS、101はCS読み出しアドレスレジスタCSA
R、102はマイクロプログラムの現実行アドレスレジスタ
CCAR、103は１ビットエラーを修正するエラー修正コー
ド制御回路ECCCを示す。104は実行マイクロ命令レジス
タCOPである。

また第９図(b)は、CS100より読み出したマイクロプログ
ラムに１ビットエラーが起こった場合のタイミングチャ
ートである。

第９図(a)の装置の動作を、第９図(b)のタイミングチャ
ートを用いて説明する。

CSARには、CSの読み出しアドレスが格納されている。
はそのアドレスである。

のアドレスに従ってCSより読み出されたデータ（マイ
クロ命令コード）はCOPへ格納される。このCOPのマイク
ロ命令コードにエラーがあった場合、ECCはECCエラー信
号を発生し、CCARの内容をCSARに移し、１サイクル前の
アドレス状態に戻す。そしてこのアドレスによって処理
を再開する。

このような方式では、CSに高速と中速のアクセスタイム
の異なる２つ以上のメモリを組み合せて用いた場合、メ
モリごとにアドレスレジスタ等のアクセス制御系を分離
する必要がある。また高速メモリと中速メモリとの間で
アドレスを切り換える場合、たとえば高速メモリにはマ
イクロプログラムの先頭マイクロ命令のみを格納し、中
速メモリには後続マイクロ命令が格納されているとき、
高速メモリで先頭マイクロ命令にアクセスした後、中速
メモリの次マイクロ命令をアクセスしたり、中速メモリ
のマイクロプログラムの実行が終了して高速メモリのア
ドレスに戻る場合があるが、前者では高速メモリのアド
レスから中速メモリの次アドレスが直ちに導かれ、後者
では通常、ブランチ命令が使用される。

〔発明が解決しようとする問題点〕

従来の高速と中速の２種類のメモリを組み合せて構成
し、エラー修正コードを付加した制御記憶装置を用いる
マイクロプログラム制御装置では、メモリ間でアドレス
を切り換えるブランチ命令を実行したときに、制御記憶
装置から読み出されたデータ（マイクロ命令コード）に
１ビットエラーが検出された場合、データ自体はエラー
修正コードを利用して正しいものに修復するとともに、
修復されたデータに基づいて再実行する。

しかし、その場合、動作タイミングを元に戻し、各メモ
リのアドレス（現アドレス、次アドレス、ブランチ先ア
ドレス）状態を、復元しなければならない。

しかし、中速メモリのアドレスが、高速メモリのアドレ
スに基づいて生成される場合は、動作タイミングに遅れ
が生じるので、エラーが検出された時点では、元のアド
レス状態が不明（例えばアドレスが高速メモリをアクセ
スするためのものか中速メモリをアクセスするためのも
のか）となる。

このため、従来はアドレス状態を保持するために専用の
レジスタを設ける必要があり、ハードウェア量が増大す
るという問題があった。

〔問題点を解決するための手段〕

本発明は、高速と中速の２種類のメモリを組み合せた制
御記憶装置とエラー修正コードとを用いるマイクロプロ
グラム制御装置をそなえた計算機において、アドレス状
態を保存するために専用レジスタを用いずに、中速メモ
リのアクセス制御用のアドレスレジスタ群を利用して、
エラー発生時の再実行に必要なアドレス状態を復元可能
にするアクセス制御手段を設けることにより、１ビット
エラー発生時のエラー修復と再実行とを少ないハードウ
ェア量で効率的に行なうものである。

第１図に、本発明によるマイクロプログラム制御装置の
原理的構成を示す。

第１図において、 １は、制御記憶装置の一部を構成し、機械語命令を実行
するマイクロプログラムの先頭マイクロ命令のみが格納
される高速メモリHCSである。

２は、HCSをアクセスするためのアドレスを保持する高
速メモリアドレスレジスタHCARである。

３は、制御記憶装置の他の一部を構成し、HCSの各機械
語命令に対応するマイクロプログラムの本体が格納され
る中速メモリLCSである。

４は、LCSをアクセスするためのアドレスを保持する中
速メモリアドレスレジスタMCARである。

５は、MCARのアドレスを次のサイクルで保持する中速メ
モリ次アドレスレジスタNCARである。

６は、さらに次のサイクルにLCSからデータ（マイクロ
命令コード）が読み出され実行可能となったときそのア
ドレスを保持する現実行アドレスレジスタCCARである。

12は、エラー修正コード制御回路ECCCである。

LCSのアドレスは、HCSのアドレスに基づいて一義的に定
まるようになっている。このため、MCARにはHCARの内容
が入力される。

MCARの内容は、LCSに対するアクセスアドレスとして与
えられるが、同時に、メモリ切り換え条件により、NCAR
あるいはCCARのいずれか一方にも送られる。

CCARには、メモリ切り換え条件により、MCARあるいはNC
ARのいずれか一方の内容が入力される。

ECCCが１ビットエラーを検出したときに、アドレス状態
を元に戻し再実行するため、NCARの内容をMCARへ、また
CCARの内容をNCARへ移すパス（点線で示す）が設けられ
る。

HCSとLCSに対する連続アクセスが行なわれるとき、各ア
クセス先のメモリの関係は次の４つの場合のいずれかと
なる。

（ｉ） LCS→LCS (ii) LCS→HCS (iii) HCS→LCS (iv) HCS→HCS HCSからLCSにアクセスが移る場合のLCSの後続アドレス
は、マイクロ命令の先頭マイクロ命令に続くマイクロ命
令のアドレスであり、HCSの先行アドレスを変換して一
義的に生成される。またその逆変換も可能である。

LCSからHCSにアクセスが移る場合は、LCS側でブランチ
命令を実行することにより行なわれる。

HCS内でアクセスが続く場合は、ブランチ命令に基づく
ものである。

〔作用〕

第１図において、HCSあるいはLCSから読み出されたデー
タ（マイクロ命令コード）に１ビットエラーがあれば、
エラー修正コード制御回路ECCCによって検出され、エラ
ー修復が行なわれる。

しかし、エラー修復されたデータ（マイクロ命令コー
ド）に基づき再実行を行なおうとしても、その時点では
既に各アドレスレジスタHCAR、MCAR等の内容は、そのデ
ータをアクセスした時点のものから次のアクセスに関連
するものに変更されているため、再実行を可能にするに
は、エラーとなったデータのアクセス時のアドレス状態
に各アドレスレジスタの内容を戻さなければならない。

（ｉ）のLCS→LCSの場合には、LCSから読み出されたデ
ータ（マイクロ命令コード）に１ビットエラーが検出さ
れた場合、データのエラー修復を行なうとともに、第１
図の点線で示されるパスを利用してNCAR→MCAR、CCAR→N
CAR、のようにアドレスを戻し、再実行する。

(ii)のLCS→HCSのメモリ切り換えは、ブランチ命令を用
いて行なわれる。ブランチ命令は、ブランチ条件のテス
トが成功のときHCSのマイクロ命令にアクセスし、ブラ
ンチ失敗のときLCS内の後続マイクロ命令のアクセスを
行なう。

LCSから読み出されたデータがこのブランチ命令のと
き、そのブランチ成功時のHCSアドレスをHCARに設定し
た後、そのアドレスを変換してLCSの後続アドレスを求
め、MCARに設定する。さらにこのMCARのLCSアドレスを
逆変換してHCARの元のアドレスを求めCCARに設定する。
一方、ブランチ失敗時のLCS内後続アドレスは（ｉ）と
同じ過程でNCARから得られる。

これにより、ブランチ命令に１ビットエラーが検出され
てエラー修復し再実行するとき、その２つのブランチ先
アドレスは、CCARとNCARから得ることができる。

(iii)のHCS→LCSのメモリ切り換えは、あるマイクロプ
ログラムについてHCSの先頭マイクロ命令をHCARのアド
レスでアクセスした後に行なわれる。この場合、LCSの
後続アドレスは、HCARのアドレスを変換して生成され、
MCARに設定される。次のサイクルでMCARのアドレスを逆
変換して元のHCARのアドレスを求め、CCARに設定する。
このときNCARには、MCARの後続アドレスが移されてい
る。

これにより、HCSから読み出したデータに１ビットエラ
ーがあっても、元のアドレス状態が再現できる。

(iv)のHCS→HCSの場合には、HCARのアドレスはブランチ
命令であり、このアドレスは変換してMCARに移される。
MCARのアドレスは次のサイクルに逆変換して元のHCARの
アドレスに戻され、CCARに移される。またこのときMCAR
のアドレスは、そのままNCARにも移される。

これにより、HCSから読み出したデータに１ビットエラ
ーが検出されたときの再実行に必要なアドレス状態はNC
ARとCCARのアドレスから再現できる。

〔実施例〕

第２図は、本発明の１実施例によるマイクロプログラム
制御装置の構成図である。また第３図ないし第８図はそ
のタイミングチャートを示す。

第２図中、21は１マシンサイクルでアクセス可能な高速
メモリHCSで、１つの機械語命令を実行するための一連
のマイクロ命令中で、先頭アドレスのマイクロ命令だけ
が格納されている高速小容量のメモリである。

22は、高速メモリアドレスレジスタHCARで、HCSをアク
セスするアドレスがセットされる。

23は、１マシンサイクルではアクセスできない中速メモ
リLCSで、先頭アドレスを除いたそれ以後のアドレスの
マイクロ命令が格納されている中速大容量のメモリであ
る。

24、25は、中速メモリアドレスレジスタMCARおよび中速
メモリ次アドレスレジスタNCARである。MCAR24には、LC
S23をアクセスするためのメモリアドレスが格納され
る。さらにMCAR24の内容は、NCAR25に一旦ラッチされ
る。

26は、現実行アドレスレジスタCCARであり、実行してい
るマイクロ命令がHCS21からのものの場合は、第３図に
示すように、HCAR22→MCAR24→CCAR26の経路で、アドレ
スが格納される。また実行しているマイクロ命令がLCS2
3からのものであった場合には、第４図に示すように、M
CAR24→NCAR25→CCAR26の経路でアドレスが格納され
る。

HCS21やLCS23の読み出しデータは、片方を選択した後、
27のマイクロプログラム読み出しデータレジスタCSRDに
格納され、さらに28の実行マイクロ命令レジスタCOPに
格納される。

CCAR26は、COP28のアドレスと、それがHCS、LCSのどち
らのアドレスかの区別を指示している。

各レジスタHCAR22、MCAR24、NCAR25、CCAR26、CSRD27、
COP28は、メモリHCS21およびLCS23のメモリ読み出しタ
イミングに合わせて、制御位相を変更される（第３図お
よび第４図参照）。

本実施例において、HCS21の次にLCS23をアクセスする場
合には、HCARの指すアドレスを変換したアドレスによっ
てLCS23をアクセスする。すなわちHCSの１つのアドレス
で、HCSの１つのデータとLCSの１つのデータとは１義的
に決定する。

但し、HCS21から取り出されたマイクロ命令が再びHCSへ
の切り換え命令であった場合には、次にLCSではなくHCS
をアクセスする。

そのため、HCAR22よりMCAR24へアドレスを格納する場
合、LCS向けのアドレスに変換するため、29で示す変換
器を必要とする。

また、HCS21よりアクセスしたデータのアドレスをCCAR2
6に送るために逆変換を必要とするが、30がその逆変換
器である。

次に、第３図および第４図を参照しながら動作の詳細を
説明する。

第３図は、マイクロ命令がHCSでアクセスされた場合の
タイミングチャートであるが、HCSよりマイクロ命令を
読み出すためには、まず前命令で、HCSへのブランチ命
令を必ず実行しなければならない。その後HCAR22のアド
レスによりアクセスされたHCSのデータは、CSRD27に一
旦ラッチされ、その後COP28に格納される。

またHCAR22のアドレスは、アドレス変換器29を通り、そ
のHCSのマイクロ命令（先頭マイクロ命令）に続くべき
マイクロ命令のLCS内のアドレスに変換され、MCAR24に
格納される。

このMCAR24内のアドレスにより、LCS23をアクセスし、H
CAR22のアドレスでHCS21から読み出したマイクロ命令の
次に実行すべきマイクロ命令をLCS23から取り出す。

さらにMCAR24内のアドレスは、アドレス逆変換器30によ
りHCAR22が指示していたのと同一の値に戻してから、CC
AR26に格納する（NCARには格納せず）。

第４図は、マイクロ命令がLCSでアクセスされた場合の
タイミングチャートである。

まず、求めるマイクロ命令のアドレスをMCAR24に入れ、
それによりLCS23をアクセスする。さらにその後MCAR24
のアドレスをNCAR25に格納し、続いてCCAR26に格納す
る。

本発明は、HCSとLCSを切り換えた時に、マイクロ命令に
１ビットエラーが起こった時の誤動作に対処するもので
あるため、HCS、LCSの切り換え（ないしは、非切り換
え）の方法を説明する。

まず本実施例を、 （ｉ）LCSからデータをアクセスした後、次もLCSよりデ
ータをアクセスする場合（第５図） (ii)LCSからデータをアクセスした後、次はHCSよりデー
タをアクセスする場合（第６図） (iii)HCSからデータをアクセスした後、次はLCSよりデ
ータをアクセスする場合（第７図） (iv)HCSからデータをアクセスした後、次もHCSによりデ
ータをアクセスする場合（第８図） に分けて説明する。

（ｉ）の場合：第５図において、は先行命令に対応す
るアドレス・データ、、はそれぞれ順次の後続命令
に対応するアドレス・データを示す。また×印はエラー
検出によりクロックが停止され，レジスタが現在の値を
保持し続ける状態を示す。クロックはエラー処理が終わ
り，エラーが修復されて再実行されるとき再開される
（以下，第６図ないし第８図においても同じ）。

LCSをアクセスするアドレスは、まずMCAR24に格納さ
れ、続いて次のサイクルではNCAR25に、さらに次のサイ
クルではCCAR26に移される。これにより、CCAR26、NCAR
25、MCAR24には、連続して実行する３つのマイクロ命令
の各アドレス（、、）が同時に存在することにな
る。

ここで、LCS23からCOP28に読み出されたデータに１ビ
ットエラーが検出されると、エラー修正コードを用いて
エラー修復を行ない、またNCAR25にあるアドレスをMC
AR24に移し、そしてCCAR26にあるアドレスをNCAR25に
移して再実行する。ここでアドレスがMCAR24に移され
ることによって，エラー修復後の再実行での修正され
たアドレスデータに続いて，のアドレスデータを獲得
できる。

(ii)の場合：第６図において、先行のLCSからのマイク
ロ命令は、必ずHCSへのブランチ命令であり、BRがその
命令に対応するアドレス、データを示す。はHCSへの
ブランチが条件判断等で実行されなかった場合の後続命
令（LCS内）のアドレスを示す。は、HCSのブランチ先
のアドレス・データ、Ｈ_Lはそのマイクロ命令（HCS内）
に後続するべきマイクロ命令（LCS内）のアドレス、Ｈ_Z
はHCS内でに続くアドレスを示す。

マイクロ命令のテストの結果ブランチが成功すると、HC
ARのアドレスによりアクセスされ、HCSのデータは、CSR
D27に格納される。

さらにMCAR24には、HCAR22内のアドレスを変換器29に
おいて、後続マイクロ命令アドレスＨ_Lに変換し、その
データを格納する。次のステートにおいてはNCAR25に送
らずに逆変換器30において、Ｈ_Lをを戻し、CCAR26に
格納する。

すなわち、ブランチ失敗時の後続命令アドレスはNCAR25
に格納され、ブランチ成功時の後続命令アドレスは、CC
AR26に格納される。

そのため、仮に、マイクロ命令BRに１ビットエラーが起
り、再実行をした際にも、双方のブランチ先アドレスを
確保できる。

(iii)の場合：第７図においてHCS内のデータが再びHCS
をアクセスするためのブランチ命令でない限り、次の命
令HCSのアドレスを変換したLCSアドレスにより、LCSで
アクセスすることができるようになっている。

は、HCSのアドレス及び対応するデータを示し、 はに後続するアドレス・データを示す。まずHCARのア
ドレスによりHCSがアクセスされ、HCSからのリードデー
タがCSRD27に格納される。さらに、HCSアドレスは、
変換器29によってLCSの後続マイクロ命令アドレスＬ_Hに
変換され、MCAR24に格納される。さらにＬ_Hは、逆変換
器30により再びHCSアドレスに変換されCCARに格納さ
れる一方、後続マイクロ命令アドレスＬ_HはNCARに送ら
れる。

この場合、先行のマイクロ命令（命令）に１ビットエ
ラーがあり、再びHCSのアクセスをするブランチ命令が
そうでない命令に変化してしまったときには、後続のHC
Sアドレス による処理を、の場合と同様に再び実行すればよい。

(iv)の場合：第８図において、先行命令は、HCS内のブ
ランチ命令 であり、後続命令もまたHCS内に存在する命令 である。HCSアドレスは、前述の通り、HCAR22より、変
換器29を経由して、MCAR24へと転移する。NCAR25へは、
MCAR24内のアドレスが転移する。CCAR26へは、MCAR24内
のアドレスを、逆変換器30を経由して再びHCSアドレス
に変換してから格納する。

従って、先行のブランチ命令が、１ビットエラーで、ブ
ランチ発生がなかったときには、NCAR内のアドレスをMC
AR内へ戻せば、ブランチが行なわれなかった際の処理を
再実行できる。

以上（ｉ）、(ii)、(iii)、(iv)より、HCS→LCSのブラ
ンチ誤動作の際の後続命令の処理を、支障なく再実行す
ることが可能になる。

〔発明の効果〕

本発明によれば、中速のメモリのためのアドレスレジス
タ群を高速メモリアドレスの保存にも利用することが可
能なため、高速メモリアドレスの保存のために別個のア
ドレスレジスタを設ける必要がなく、マイクロ命令に１
ビット・エラーが発生し、高速メモリアドレスと中速メ
モリアドレスとの切り換えを誤った際にも正しく再実行
することが可能なためハードウェアのコストを低減させ
ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図ないし第８図は実施例の動作を説
明するための図であり、第３図はマイクロ命令がHCSよ
り読み出された場合のタイミングチャート、第４図はマ
イクロ命令がLCSより読み出された場合のタイミングチ
ャート、第５図はLCS→LCSの場合のタイミングチャー
ト、第６図はLCS→HCSの場合のタイミングチャート、第
７図はHCS→LCSの場合のタイミングチャート、第８図は
HCS→HCSの場合のタイミングチャートである。また第９
図(a)は従来のマイクロプログラム制御装置の構成図、
第９図(b)はその動作を示すタイミングチャートであ
る。 第１図中、 １：高速メモリHCS ２：高速メモリアドレスレジスタHCAR ３：中速メモリLCS ４：中速メモリアドレスレジスタMCAR ５：中速メモリ次アドレスレジスタNCAR ６：現実行アドレスレジスタCCAR 12：エラー修正コード制御回路ECCC

Claims (1)

【特許請求の範囲】
1. 【請求項１】エラー修正コードを付加したコード形式の
   マイクロプログラムを、高速メモリ(1)及び中速メモリ
   (3)の双方により構成される制御記憶装置に格納し、そ
   のマイクロプログラムを解析しながら機械語命令を実行
   するマイクロプログラム制御装置を有する計算機におい
   て、 上記マイクロプログラム制御装置は、 高速メモリ(1)をアクセスするためのアドレスを保持す
   る高速メモリアドレスレジスタ(2)と、 高速メモリ(1)のアドレスから得られる中速メモリ(3)を
   アクセスするアドレスを保持する中速メモリアドレスレ
   ジスタ(4)と、 中速メモリアドレスレジスタ(4)のアドレスの次のアド
   レスを保持する中速メモリ次アドレスレジスタ(5)と、 中速メモリ(3)あるいは高速メモリ(1)から読み出された
   コードのアドレスを保持する中速メモリ現実行アドレス
   レジスタ(6)とをそなえ、 高速メモリ(1)あるいは中速メモリ(3)から読み出された
   コードに１ビットのエラーが検出された際、エラー修正
   符号を用いてコードのエラーを修復するとともに、上記
   各アドレスレジスタの内容を用いてアドレス状態を元に
   戻し、再実行することを特徴とする制御記憶エラー処理
   方式。