JPH0640620B2 - メモリ−回路 - Google Patents
メモリ−回路Info
- Publication number
- JPH0640620B2 JPH0640620B2 JP59158251A JP15825184A JPH0640620B2 JP H0640620 B2 JPH0640620 B2 JP H0640620B2 JP 59158251 A JP59158251 A JP 59158251A JP 15825184 A JP15825184 A JP 15825184A JP H0640620 B2 JPH0640620 B2 JP H0640620B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- brake
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L3/00—Electric devices on electrically-propelled vehicles for safety purposes; Monitoring operating variables, e.g. speed, deceleration or energy consumption
- B60L3/08—Means for preventing excessive speed of the vehicle
Landscapes
- Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Sustainable Development (AREA)
- Sustainable Energy (AREA)
- Power Engineering (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
- Safety Devices In Control Systems (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デジタル論理回路に用いられるメモリー回路
に係り、特に、その動作をフエイルセーフ化するに好適
な回路構成に関するものである。
に係り、特に、その動作をフエイルセーフ化するに好適
な回路構成に関するものである。
例えば、鉄道車両のＡＴＣ（自動列車制御装置）は、車
列衝突を予防し、人命保護や重大損害の防止を図るもの
であるから、高度のフエイルセーフ性が要求される。こ
のため、論理判断を行う回路は多重系構成とし、各系の
出力を集めてフエイルセーフ化された一致回路や多数決
回路で最終出力の決定を下している。ここで、個々の論
理回路のフエイルセーフ化を図るとともに、これらの多
重系を構成し万全を期している。
列衝突を予防し、人命保護や重大損害の防止を図るもの
であるから、高度のフエイルセーフ性が要求される。こ
のため、論理判断を行う回路は多重系構成とし、各系の
出力を集めてフエイルセーフ化された一致回路や多数決
回路で最終出力の決定を下している。ここで、個々の論
理回路のフエイルセーフ化を図るとともに、これらの多
重系を構成し万全を期している。
しかし、多数決回路は１重系であつて、そのフエイルセ
ーフ性は、装置全体のフエイルセーフ性に大きく関係す
る。
ーフ性は、装置全体のフエイルセーフ性に大きく関係す
る。
このため、フエイルセーフな多数決回路を構成する努力
が行われているが、現在のところ専ら電磁リレーが用い
られ、装置の小形軽量化および省電力化の面で遅れてい
る。
が行われているが、現在のところ専ら電磁リレーが用い
られ、装置の小形軽量化および省電力化の面で遅れてい
る。
電磁リレーによりフエイルセーフ性が得られる理由は次
の通りである。
の通りである。
電磁リレーの故障のうち接点の導通故障の発生確率は不
導通故障のそれの1000分の１以下である。
導通故障のそれの1000分の１以下である。
これは導通故障の原因が接点の溶着のみであるのに対し
不導通故障は接点の汚損や酸化による接触不良、駆動コ
イルの断線や内部短絡、駆動電源の故障、可動片の折損
等その原因が多大な為である。
不導通故障は接点の汚損や酸化による接触不良、駆動コ
イルの断線や内部短絡、駆動電源の故障、可動片の折損
等その原因が多大な為である。
さらに要点溶着防止の為、接点導通電流を溶着限界以下
に抑制すれば故障モードは不導通故障のみと考えてよ
い。
に抑制すれば故障モードは不導通故障のみと考えてよ
い。
従つて接点の導通を危険側の、不導通側を安全側の制御
出力になる様にすると電磁リレーはフエイルセーフな論
理素子として用いることが出来る。
出力になる様にすると電磁リレーはフエイルセーフな論
理素子として用いることが出来る。
一方、半導体素子の場合導通状態になる故障と不導通状
態になる故障の発生確率はほぼ等しい。
態になる故障の発生確率はほぼ等しい。
半導体の場合、不純物の拡散、熱による劣化、リード線
の断線又は混触、過電流、過電圧による短絡又は溶断
等、同種の原因から生ずる故障が導通と不導通のいずれ
の状態にもなり得るからである。
の断線又は混触、過電流、過電圧による短絡又は溶断
等、同種の原因から生ずる故障が導通と不導通のいずれ
の状態にもなり得るからである。
このため半導体では電磁リレーの如くフエイルセーフ側
とフエイルアウト側の論理値を特定することは不可能で
あり、一般にランダムロジツクと呼ばれる様な、基本的
な論理素子を組合せて構成する任意の回路を全てフエイ
ルセーフ化することは半導体論理素子では極めて困難で
あると考えられている。例えば特願昭５７−137312号に
示されるように従来の自動列車制御装置（ＡＴＣ）や自
動列車停止装置（ＡＴＳ）に用いられるブレーキ指令確
認解除回路への応用例は第４図に示す如き構成を有して
いる。
とフエイルアウト側の論理値を特定することは不可能で
あり、一般にランダムロジツクと呼ばれる様な、基本的
な論理素子を組合せて構成する任意の回路を全てフエイ
ルセーフ化することは半導体論理素子では極めて困難で
あると考えられている。例えば特願昭５７−137312号に
示されるように従来の自動列車制御装置（ＡＴＣ）や自
動列車停止装置（ＡＴＳ）に用いられるブレーキ指令確
認解除回路への応用例は第４図に示す如き構成を有して
いる。
図に於いて、１０は信号受信器であり、受電器１６等に
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は、速度
比較回路であり、速度発電機等の速度センサ１７からの
速度データと、前記制限速度信号Ａとを比較する。以上
は公知の技術であり、一般に、出力Ｂは、制限速度以下
で走行中には５００ＨＺ程度のパルス列が出力し、制限
速度を超過した場合には直流信号が出力するよう構成さ
れている。
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は、速度
比較回路であり、速度発電機等の速度センサ１７からの
速度データと、前記制限速度信号Ａとを比較する。以上
は公知の技術であり、一般に、出力Ｂは、制限速度以下
で走行中には５００ＨＺ程度のパルス列が出力し、制限
速度を超過した場合には直流信号が出力するよう構成さ
れている。
さて、ここで、制限速度を超過した場合には、ブレーキ
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ、速度が低下しても、乗務員によつて、確認用押ボ
タンスイツチ１２が押下されるまでは、ブレーキを緩解
させないような論理が必要となる場合が有る。このよう
な場合には、補助継電器ＢＡＲ１８の接点論理回路によ
り自己保持回路（メモリー）を構成することにより実現
していた。１４は電力増幅器である。
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ、速度が低下しても、乗務員によつて、確認用押ボ
タンスイツチ１２が押下されるまでは、ブレーキを緩解
させないような論理が必要となる場合が有る。このよう
な場合には、補助継電器ＢＡＲ１８の接点論理回路によ
り自己保持回路（メモリー）を構成することにより実現
していた。１４は電力増幅器である。
従来、デジタル論理回路において、状態を記憶する回
路、即ちメモリー回路としては、専用のメモリー素子や
フリップフロップ回路が用いられているが、これらは、
いずれも、直流的なフイードバツクループを用いたもの
であり、原理的には第５図に示す如き構成と考えること
ができる。この回路の真理値表は、第１表に示すとうり
であり、即ち、状態番号２の状態が、以前の状態を記憶
しているものである。
路、即ちメモリー回路としては、専用のメモリー素子や
フリップフロップ回路が用いられているが、これらは、
いずれも、直流的なフイードバツクループを用いたもの
であり、原理的には第５図に示す如き構成と考えること
ができる。この回路の真理値表は、第１表に示すとうり
であり、即ち、状態番号２の状態が、以前の状態を記憶
しているものである。
しかしながら、このような従来のメモリー回路の問題点
は、入力端子への入力信号配線が、断線したり、また
は、電源線と混触したりした場合に出力がどうなるか不
安であるということである。
は、入力端子への入力信号配線が、断線したり、また
は、電源線と混触したりした場合に出力がどうなるか不
安であるということである。
即ち、個々の故障に対しては出力状態を予測することは
可能ではあるが、故障の内容によつて、出力が「１」に
なる場合と「０」となる場合とがあり、システム全体を
フエイルセーフな構成としたい場合、不都合がある。
可能ではあるが、故障の内容によつて、出力が「１」に
なる場合と「０」となる場合とがあり、システム全体を
フエイルセーフな構成としたい場合、不都合がある。
本発明の目的は、故障を生じた場合に容易に故障を検出
することのできるメモリー回路を提供することにある。
することのできるメモリー回路を提供することにある。
本発明は交流論理和回路と交流論理積回路とを用い、お
互いに出力端子がお互いの一方の入力端子に接続し、故
障を生じた場合に出力の状態を必ず特定の状態になるよ
うにすることにより、容易に故障を検出しようというも
のである。
互いに出力端子がお互いの一方の入力端子に接続し、故
障を生じた場合に出力の状態を必ず特定の状態になるよ
うにすることにより、容易に故障を検出しようというも
のである。
以下、本発明の実施例について説明する。
第１図には本発明の一実施例が示されている。
第１図は自動列車制御装置（ＡＴＣ）や自動列車停止装
置（ＡＴＳ）に用いられるブレーキ指令確認解除回路へ
の応用したものである。
置（ＡＴＳ）に用いられるブレーキ指令確認解除回路へ
の応用したものである。
図に於いて、１０は信号受信器であり、受電器１６等に
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は速度比
較回路であり、速度発電機等の速度センサ１７からの速
度データと、前記制限速度信号Ａとを比較する。以上は
公知の技術であり、一般に出力Ｂは制限速度以下で走行
中には５００Ｈｚ程度のパルス列が出力され、制限速度
を超過した場合には、直流信号が出力するよう構成され
ている。
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は速度比
較回路であり、速度発電機等の速度センサ１７からの速
度データと、前記制限速度信号Ａとを比較する。以上は
公知の技術であり、一般に出力Ｂは制限速度以下で走行
中には５００Ｈｚ程度のパルス列が出力され、制限速度
を超過した場合には、直流信号が出力するよう構成され
ている。
さて、ここで、制限速度を超過した場合には、ブレーキ
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ速度が低下しても、乗務員によつて、確認用押ボタ
ンスイツチ１２が押下されるまでは、ブレーキを緩解さ
せないような論理が必要となる場合がある。１３はメモ
リーの機能を果すメモリ回路である。このメモリー回路
１３の詳細が第２図に示されている。
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ速度が低下しても、乗務員によつて、確認用押ボタ
ンスイツチ１２が押下されるまでは、ブレーキを緩解さ
せないような論理が必要となる場合がある。１３はメモ
リーの機能を果すメモリ回路である。このメモリー回路
１３の詳細が第２図に示されている。
すなわち、交流論理和回路３と交流論理積回路４とによ
つて構成されている。交流論理和回路３の動作は第２表
に示す如く、入力端子Ｄ，Ｅのいずれか一方又は双方に
所定の周波数のパルス列が入力している時、出力端子に
はｆ６なる周波数のパルス列を出力し、また、Ｄ，Ｅ、
いずれの入力も所定の範囲外の周波数であつた場合には
ｆ５なる周波数のパルス列を出力する。
つて構成されている。交流論理和回路３の動作は第２表
に示す如く、入力端子Ｄ，Ｅのいずれか一方又は双方に
所定の周波数のパルス列が入力している時、出力端子に
はｆ６なる周波数のパルス列を出力し、また、Ｄ，Ｅ、
いずれの入力も所定の範囲外の周波数であつた場合には
ｆ５なる周波数のパルス列を出力する。
また、交流論理積回路４、その動作は第３表のとおりで
ある。
ある。
このような交流論理和回路３と交流論理積回路４とを組
合せた端子Ａ，Ｂと出力Ｐとの真理値表は第４表の如く
なる。
合せた端子Ａ，Ｂと出力Ｐとの真理値表は第４表の如く
なる。
以上の如き動作をする交流論理和回路３、交流論理積回
路４は、周波数比較器等を組合わせて、種々の構成が可
能であるが、その一例としては、特願昭５７−137312の
説明に記した如き回路が適当である。
路４は、周波数比較器等を組合わせて、種々の構成が可
能であるが、その一例としては、特願昭５７−137312の
説明に記した如き回路が適当である。
また、本実施例の特殊な場合として、ｆ１，ｆ３，
ｆ５，ｆ10，ｆ50をいずれも“０”Ｈｚに、一方、
ｆ２，ｆ４，ｆ20，ｆ40を無限大周波数に、また、ｆ
6，ｆ60を有限な値の周波数に、各々対応させることに
より、回路方式を簡略化することも可能である。この場
合の実施例の動作が第５表に示されるとおりである。
ｆ５，ｆ10，ｆ50をいずれも“０”Ｈｚに、一方、
ｆ２，ｆ４，ｆ20，ｆ40を無限大周波数に、また、ｆ
6，ｆ60を有限な値の周波数に、各々対応させることに
より、回路方式を簡略化することも可能である。この場
合の実施例の動作が第５表に示されるとおりである。
第３図には、本発明の他の実施例が示されている。
図において、５は入力端子Ｌへの入力パルス列周波数
が、ｆ７とｆ８（ｆ７＜ｆ８）との間に有る場合のみ出
力端子Ｍに周波数ｆ60なるパルス列を出力する回路であ
り、第２図図示実施例の交流論理和回路３、交流論理積
回路４と同様に構成される。この回路５の動作は第６表
に示す如くである。
が、ｆ７とｆ８（ｆ７＜ｆ８）との間に有る場合のみ出
力端子Ｍに周波数ｆ60なるパルス列を出力する回路であ
り、第２図図示実施例の交流論理和回路３、交流論理積
回路４と同様に構成される。この回路５の動作は第６表
に示す如くである。
６，７は各々、通常のデジタル論理回路に用いられる排
他論理和（ＥＯＲ）回路及び、Ｄ−Ｔ形フリツプフロツ
プである。この第３図図示回路の動作は第７表に示す。
他論理和（ＥＯＲ）回路及び、Ｄ−Ｔ形フリツプフロツ
プである。この第３図図示回路の動作は第７表に示す。
いま、制限速度を超過すると、比較器出力信号Ｂが直
流、０Ｈｚになるため、第５表または第７表に示す論理
に従い、出力Ｐ端子は０Ｈｚとなる。その後、速度が低
下し、比較器出力信号Ｂに所定周波数のパルス列が出力
された場合、確認用押ボタンスイツチ１２が押下される
までは、第５表または第７表の状態番号２番に相当し、
出力Ｐはそれぞれ以外の状態、即ち、０Ｈｚを経続す
る。よつて、ブレーキを指命されたままである。
流、０Ｈｚになるため、第５表または第７表に示す論理
に従い、出力Ｐ端子は０Ｈｚとなる。その後、速度が低
下し、比較器出力信号Ｂに所定周波数のパルス列が出力
された場合、確認用押ボタンスイツチ１２が押下される
までは、第５表または第７表の状態番号２番に相当し、
出力Ｐはそれぞれ以外の状態、即ち、０Ｈｚを経続す
る。よつて、ブレーキを指命されたままである。
次に、乗務員が、確認用押ボタンスイツチ１２を押下す
ると、状態番号４番となり、出力Ｐには所定周波数のパ
ルス列が出力され、ブレーキは緩解する。一旦この状態
になると、確認用押ボタンスイツチ１２を復帰しても、
出力Ｐにはパルス列が継続し、再度制限速度を超過する
までは、ブレーキは作用しない。
ると、状態番号４番となり、出力Ｐには所定周波数のパ
ルス列が出力され、ブレーキは緩解する。一旦この状態
になると、確認用押ボタンスイツチ１２を復帰しても、
出力Ｐにはパルス列が継続し、再度制限速度を超過する
までは、ブレーキは作用しない。
以上のように本実施例によれば、機械的な動作部品であ
る補助継電器ＢＡＲ１８を使用せずに同様の動作が、フ
エイルセーフに実現できるので、装置の小形化、信頼性
向上、メンテナンスフリー化等多くの効果が期待でき
る。
る補助継電器ＢＡＲ１８を使用せずに同様の動作が、フ
エイルセーフに実現できるので、装置の小形化、信頼性
向上、メンテナンスフリー化等多くの効果が期待でき
る。
本実施例では第２図に示した実施例に比してフェイルセ
ーフ性は変わらずに周波数論理回路（交流論理回路）を
一つで済ませることができ、構成の簡単化及びコストの
低減が図れる。
ーフ性は変わらずに周波数論理回路（交流論理回路）を
一つで済ませることができ、構成の簡単化及びコストの
低減が図れる。
なお、装置の電源投入時に、ブレーキを緩解させる方向
としては従来と同様であり、図示していないが、電源投
入検知継電器により一時的に、確認用押ボタンスイツチ
１４の接点を並列に短縮するか、または、乗務員によつ
て確認用押ボタンスイツチ１４を押下する等の方法から
考えられる。
としては従来と同様であり、図示していないが、電源投
入検知継電器により一時的に、確認用押ボタンスイツチ
１４の接点を並列に短縮するか、または、乗務員によつ
て確認用押ボタンスイツチ１４を押下する等の方法から
考えられる。
また、第１図において、電力増幅器１４の出力で直接ブ
レーキ電磁弁１５を励磁しているか、他の中継用継電器
等が途中に介しても、同様である。
レーキ電磁弁１５を励磁しているか、他の中継用継電器
等が途中に介しても、同様である。
したがつて、本実施例によれば、デジタル半導体電子回
路のみにより、フエイルセーフなメモリー回路が構成さ
れるので、従来、継電器接点の自己保持回路等によつて
いた回路が、無接点化可能であり、装置の小形化、高信
頼度化、メンテナンスフリー化等の効果が有る。
路のみにより、フエイルセーフなメモリー回路が構成さ
れるので、従来、継電器接点の自己保持回路等によつて
いた回路が、無接点化可能であり、装置の小形化、高信
頼度化、メンテナンスフリー化等の効果が有る。
以上説明したように、本発明によれば、容易に故障を検
出することができる。
出することができる。
また本発明によればフェイルセーフ性を確保した上で周
波数論理回路（交流論理回路）を一つで済ませることが
でき、回路構成の簡単化及びコストの低減が図れる。
波数論理回路（交流論理回路）を一つで済ませることが
でき、回路構成の簡単化及びコストの低減が図れる。
第１図は、本発明に係るメモリー回路が適用されるブレ
ーキ指令確認解除回路の一例を示すブロック図、第２図
は、本発明に係るメモリー回路の一実施例の構成を示す
ブロック図、第３図は、本発明に係るメモリー回路の他
の実施例の構成を示すブロック図、第４図は、従来回路
を説明するブロツク図、第５図は、従来の半導体メモリ
ーの原理構成図である。 １……論理和回路、２……論理積回路、３……交流論理
和回路、４……交流論理積回路、５……特定の周波数入
力に関してのみ出力周波数を出力する回路、６……排他
論理和回路、７……Ｄ−Ｔ形フリーフロツプ、１０……
ＡＴＣ受信器、１１……速度比較器、１２……確認用押
ボタンスイツチ、１３……本発明によるメモリー回路、
１４……電力増幅器、１５……ブレーキ電磁弁、１６…
…受電器、１７……速度発電機、１８……補助継電器。
ーキ指令確認解除回路の一例を示すブロック図、第２図
は、本発明に係るメモリー回路の一実施例の構成を示す
ブロック図、第３図は、本発明に係るメモリー回路の他
の実施例の構成を示すブロック図、第４図は、従来回路
を説明するブロツク図、第５図は、従来の半導体メモリ
ーの原理構成図である。 １……論理和回路、２……論理積回路、３……交流論理
和回路、４……交流論理積回路、５……特定の周波数入
力に関してのみ出力周波数を出力する回路、６……排他
論理和回路、７……Ｄ−Ｔ形フリーフロツプ、１０……
ＡＴＣ受信器、１１……速度比較器、１２……確認用押
ボタンスイツチ、１３……本発明によるメモリー回路、
１４……電力増幅器、１５……ブレーキ電磁弁、１６…
…受電器、１７……速度発電機、１８……補助継電器。
Claims (2)
- 【請求項１】排他的論理和回路と、該排他的論理和回路
の出力信号がデータ入力端子に入力され、外部からの制
御信号がクロック入力端子に入力されるデータフリップ
フロップと、出力端が前記排他的論理和回路の一方の入
力端に接続されると共に、前記データフリップフロップ
の出力信号を受け、該出力信号が所定範囲の周波数のパ
ルス列信号である場合には所定周波数のパルス列信号を
出力する信号出力回路とを有することを特徴とするメモ
リー回路。 - 【請求項２】ブレーキを作動させるための指令を解除す
るために手動操作される操作手段と、手動操作された際
に前記操作手段から出力される操作信号が一方の入力端
に入力される排他的論理和回路と、該排他的論理和回路
の出力信号がデータ入力端子に入力され、ブレーキを作
動させ、またはブレーキの作動状態を解除させるための
制御信号がクロック入力端子に入力されるデータフリッ
プフロップと、出力端が前記排他的論理和回路の一方の
入力端に接続されると共に、前記データフリップフロッ
プの出力信号を受け、該出力信号が所定範囲の周波数の
パルス列信号である場合には所定周波数のパルス列信号
を出力する信号出力回路と、該信号出力回路の出力信号
を所定のレベルまで増幅する電力増幅器と、該電力増幅
器の出力を受けて前記信号出力回路が所定周波数のパル
ス列信号を出力する場合にブレーキの作動状態を解除す
るアクチュエータとを有することを特徴とするブレーキ
指令確認解除回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158251A JPH0640620B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59158251A JPH0640620B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6136802A JPS6136802A (ja) | 1986-02-21 |
| JPH0640620B2 true JPH0640620B2 (ja) | 1994-05-25 |
Family
ID=15667545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59158251A Expired - Lifetime JPH0640620B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640620B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5728347B2 (ja) * | 2011-09-21 | 2015-06-03 | 富士重工業株式会社 | 充電システムおよび充電器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242507A (en) * | 1975-10-02 | 1977-04-02 | Nippon Steel Corp | Manufacture of multiilayer steel plates having high adiadatic characteristic |
| JPS5928725A (ja) * | 1982-08-09 | 1984-02-15 | Hitachi Ltd | 論理方式 |
-
1984
- 1984-07-27 JP JP59158251A patent/JPH0640620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6136802A (ja) | 1986-02-21 |
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