JPH0474895B2 - - Google Patents
Info
- Publication number
- JPH0474895B2 JPH0474895B2 JP57137312A JP13731282A JPH0474895B2 JP H0474895 B2 JPH0474895 B2 JP H0474895B2 JP 57137312 A JP57137312 A JP 57137312A JP 13731282 A JP13731282 A JP 13731282A JP H0474895 B2 JPH0474895 B2 JP H0474895B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- alternating signal
- logic device
- input
- alternating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
(発明の対象)
本発明は論理方式の改良に関し、特にフエイル
セーフ(fail−safe)化が容易な論理方式に関す
る。 (従来技術) 例えば、鉄道車両のATC(自動列車制御装置)
は、列車衝突を予防し、人命保護や重大損害の防
止を図るものであるから、高度のフエイルセーフ
性が要求される。このため、論理判断を行う回路
は多重系構成とし、各系の出力を集めてフエイル
セーフ化された一致回路や多数決回路で最終出力
の決定を下している。ここで、個々の論理回路の
フエイルセーフ化を図るとともに、これらの多重
系を構成し、万全を期している。 しかし、多数決回路は1重系であつて、そのフ
エイルセーフ性は、装置全体のフエイルセーフ性
に大きく関係する。 このため、フエイルセーフな多数決回路を構成
する努力が行われているが、現在のところ専ら電
磁リレーが用いられ、装置の小形軽量化および省
電力化の面で遅れている。 電磁リレーによりフエイルセーフ性が得られる
理由は次の通りである。 電磁リレーの故障は接点の導通故障と不導通故
障に分けられるが一般的に導通故障の発生確率は
不導通故障のそれの1000分の1以下である。 これは導通故障の原因が接点の溶着のみである
のに対し不導通故障は接点の汚損や酸化による接
触不良、駆動コイルの断線や内部短絡、駆動電源
の故障、可動片の折損等その原因が多大な為であ
る。 さらに接点溶着防止の為、接点通電電流を溶着
限界以下に抑制すれば故障モードは不導通故障の
みと考えてよい。 従つて接点の導通を危険側の、不導通側を安全
側の制御出力になる様にすると電磁リレーはフエ
イルセーフな論理素子として用いることが出来
る。 一方、半導体素子の場合導通状態になる故障と
不導通状態になる故障の発生確率はほぼ等しい。 半導体の場合、不純物の拡散、熱による劣化、
リード線の断線又は混触、過電流、過電圧による
短絡又は溶断等、同種の原因から生ずる故障が導
通と不導通のいずれの状態にもなり得るからであ
る。 この為半導体では電磁リレーの如くフエイルセ
ーフ側とフエイルアウト側の論理値を特定するこ
とは不可能であり、一般にランダムロジツクと呼
ばれる様な、基本的な論理素子を組合せて構成す
る任意の回路を全てフエイルセーフ化することは
半導体論理素子では極めて困難であると考えられ
ている。 (発明の目的) 本発明の目的は、小型軽量化が容易でフエイル
セーフ性に優れた論理装置を提供することであ
る。 (発明の要約) 本発明は、異なる周波数を有する交番信号に
夫々異なる真理値(例えば、正論理“1”および
負論理“0”)を対応させて論理演算する論理装
置において、上記交番信号が少なくとも2つ入力
され、これらの入力周波数値間で加算を行う加算
手段と、上記入力周波数に対応して選定され、零
周波数を含まない所定幅の複数の周波数帯であつ
て、これら周波数帯間に間隔を有する周波数帯の
データが記憶されている記憶手段と、上記加算手
段の出力と上記記憶されたデータとを夫々比較す
ることによつて上記加算結果がいずれの周波数帯
に存在するかを判定する帯域判定手段と、複数の
異なる出力真理値に対応する複数の周波数のう
ち、上記判定結果に応じた周波数の交番信号を出
力する交番信号発生手段を備えたことを特徴とす
る。 すなわち、どのような周波数の交番信号(真理
値)が入力されたかの判断を、周波数同士の加算
はその結果で入力周波数の組合せが分かることを
利用して、単に、入力周波数値間で加算を行うだ
けで知ることができる。従つて、構成を簡単にす
ることができ、また、異常入力に対して、加算さ
れた結果の周波数は、判定周波数帯から外れるた
め、帯域判定の結果交番信号発生手段は交番信号
を発生することがない。 よつて、小型計量かつフエイルセイフな論理装
置を提供することができる。 これにより、常用されているAND,OR,
NAND,NOR,EOR等の論理素子の外、これら
の組合せによる論理回路、例えば多数決回路など
を一挙に構成することも可能となる。 本発明の原理は以下に述べる実施例の中で更に
詳細に説明する。 (実施例の説明) 第1図は本発明の一実施例による正論理“1”
と負論理“0”の区別を、従来の論理信号の一例
と対比して示すものである。 同図Aは、従来の2値論理における正論理
“1”と負論理“0”を表わす電気信号の様子を
示しており、例えば5Vの電圧が正論理“1”を
表し、0Vが負論理“0”を現している。 これに対し、同図Bが本発明による論理信号の
一例であつて、300Hzの交番信号が正論理“1”
を、50Hzの交番信号が負論理“0”を表わしてい
る。このように、周波数の差異で異なる真理値を
表わすのであるが、その周波数帯の区分例を第2
図〜第4図に示している。 第2図は、最も簡単な周波数帯域の区分例であ
つて、任意の周波数1より高い帯域を正論理、1
より低い帯域を負論理と定義したものである。 第3図は、3値論理を採り、正負論理の外に、
異常状態を示す帯域を設定したもので、任意の周
波数1より高い帯域を正論理、1から2までの帯
域を負論理、2より低い帯域を異常状態と定義し
ている。 第4図は、正常時の正および負論理を夫々異な
る特定の周波数帯域に限定し、それ以外の帯域を
すべて異常状態と定義したものである。すなわ
ち、600Hzを中心とする575〜625Hz帯および350Hz
を中心とする325〜375Hz帯を正論理とし、100Hz
を中心とする75〜125Hz帯を負論理、それ以外の
帯域はすべて異常状態と定義している。 第5図に論理装置の原理図を示す。 論理素子2は、入力端子4と出力端子6を持
ち、内部に周波数帯域判定部8と交番信号発生部
10を備えている。端子4に交番信号が入力され
ると、判定部8はその周波数の帯域判定を行い、
出力すべき真理値を交番信号発生部10に伝達す
る。交番信号発生部10は、与えられた出力真理
値に対応する周波数の交番信号を発生し、端子6
へ出力する。 今、この論理素子2をNOT素子であるとし、
入出力ともに正論理を周波数帯域P、負論理を周
波数帯域N、その他の周波数帯域Eを異常状態と
定義すれば、第1表のように動作する。
セーフ(fail−safe)化が容易な論理方式に関す
る。 (従来技術) 例えば、鉄道車両のATC(自動列車制御装置)
は、列車衝突を予防し、人命保護や重大損害の防
止を図るものであるから、高度のフエイルセーフ
性が要求される。このため、論理判断を行う回路
は多重系構成とし、各系の出力を集めてフエイル
セーフ化された一致回路や多数決回路で最終出力
の決定を下している。ここで、個々の論理回路の
フエイルセーフ化を図るとともに、これらの多重
系を構成し、万全を期している。 しかし、多数決回路は1重系であつて、そのフ
エイルセーフ性は、装置全体のフエイルセーフ性
に大きく関係する。 このため、フエイルセーフな多数決回路を構成
する努力が行われているが、現在のところ専ら電
磁リレーが用いられ、装置の小形軽量化および省
電力化の面で遅れている。 電磁リレーによりフエイルセーフ性が得られる
理由は次の通りである。 電磁リレーの故障は接点の導通故障と不導通故
障に分けられるが一般的に導通故障の発生確率は
不導通故障のそれの1000分の1以下である。 これは導通故障の原因が接点の溶着のみである
のに対し不導通故障は接点の汚損や酸化による接
触不良、駆動コイルの断線や内部短絡、駆動電源
の故障、可動片の折損等その原因が多大な為であ
る。 さらに接点溶着防止の為、接点通電電流を溶着
限界以下に抑制すれば故障モードは不導通故障の
みと考えてよい。 従つて接点の導通を危険側の、不導通側を安全
側の制御出力になる様にすると電磁リレーはフエ
イルセーフな論理素子として用いることが出来
る。 一方、半導体素子の場合導通状態になる故障と
不導通状態になる故障の発生確率はほぼ等しい。 半導体の場合、不純物の拡散、熱による劣化、
リード線の断線又は混触、過電流、過電圧による
短絡又は溶断等、同種の原因から生ずる故障が導
通と不導通のいずれの状態にもなり得るからであ
る。 この為半導体では電磁リレーの如くフエイルセ
ーフ側とフエイルアウト側の論理値を特定するこ
とは不可能であり、一般にランダムロジツクと呼
ばれる様な、基本的な論理素子を組合せて構成す
る任意の回路を全てフエイルセーフ化することは
半導体論理素子では極めて困難であると考えられ
ている。 (発明の目的) 本発明の目的は、小型軽量化が容易でフエイル
セーフ性に優れた論理装置を提供することであ
る。 (発明の要約) 本発明は、異なる周波数を有する交番信号に
夫々異なる真理値(例えば、正論理“1”および
負論理“0”)を対応させて論理演算する論理装
置において、上記交番信号が少なくとも2つ入力
され、これらの入力周波数値間で加算を行う加算
手段と、上記入力周波数に対応して選定され、零
周波数を含まない所定幅の複数の周波数帯であつ
て、これら周波数帯間に間隔を有する周波数帯の
データが記憶されている記憶手段と、上記加算手
段の出力と上記記憶されたデータとを夫々比較す
ることによつて上記加算結果がいずれの周波数帯
に存在するかを判定する帯域判定手段と、複数の
異なる出力真理値に対応する複数の周波数のう
ち、上記判定結果に応じた周波数の交番信号を出
力する交番信号発生手段を備えたことを特徴とす
る。 すなわち、どのような周波数の交番信号(真理
値)が入力されたかの判断を、周波数同士の加算
はその結果で入力周波数の組合せが分かることを
利用して、単に、入力周波数値間で加算を行うだ
けで知ることができる。従つて、構成を簡単にす
ることができ、また、異常入力に対して、加算さ
れた結果の周波数は、判定周波数帯から外れるた
め、帯域判定の結果交番信号発生手段は交番信号
を発生することがない。 よつて、小型計量かつフエイルセイフな論理装
置を提供することができる。 これにより、常用されているAND,OR,
NAND,NOR,EOR等の論理素子の外、これら
の組合せによる論理回路、例えば多数決回路など
を一挙に構成することも可能となる。 本発明の原理は以下に述べる実施例の中で更に
詳細に説明する。 (実施例の説明) 第1図は本発明の一実施例による正論理“1”
と負論理“0”の区別を、従来の論理信号の一例
と対比して示すものである。 同図Aは、従来の2値論理における正論理
“1”と負論理“0”を表わす電気信号の様子を
示しており、例えば5Vの電圧が正論理“1”を
表し、0Vが負論理“0”を現している。 これに対し、同図Bが本発明による論理信号の
一例であつて、300Hzの交番信号が正論理“1”
を、50Hzの交番信号が負論理“0”を表わしてい
る。このように、周波数の差異で異なる真理値を
表わすのであるが、その周波数帯の区分例を第2
図〜第4図に示している。 第2図は、最も簡単な周波数帯域の区分例であ
つて、任意の周波数1より高い帯域を正論理、1
より低い帯域を負論理と定義したものである。 第3図は、3値論理を採り、正負論理の外に、
異常状態を示す帯域を設定したもので、任意の周
波数1より高い帯域を正論理、1から2までの帯
域を負論理、2より低い帯域を異常状態と定義し
ている。 第4図は、正常時の正および負論理を夫々異な
る特定の周波数帯域に限定し、それ以外の帯域を
すべて異常状態と定義したものである。すなわ
ち、600Hzを中心とする575〜625Hz帯および350Hz
を中心とする325〜375Hz帯を正論理とし、100Hz
を中心とする75〜125Hz帯を負論理、それ以外の
帯域はすべて異常状態と定義している。 第5図に論理装置の原理図を示す。 論理素子2は、入力端子4と出力端子6を持
ち、内部に周波数帯域判定部8と交番信号発生部
10を備えている。端子4に交番信号が入力され
ると、判定部8はその周波数の帯域判定を行い、
出力すべき真理値を交番信号発生部10に伝達す
る。交番信号発生部10は、与えられた出力真理
値に対応する周波数の交番信号を発生し、端子6
へ出力する。 今、この論理素子2をNOT素子であるとし、
入出力ともに正論理を周波数帯域P、負論理を周
波数帯域N、その他の周波数帯域Eを異常状態と
定義すれば、第1表のように動作する。
【表】
Claims (1)
- 【特許請求の範囲】 1 異なる周波数を有する交番信号に夫々異なる
真理値を対応させて論理演算する論理装置におい
て、上記交番信号が少なくとも2つ入力され、こ
れらの入力周波数値間で加算を行う加算手段と、
上記入力周波数に対応して選定され、零周波数を
含まない所定幅の複数の周波数帯であつて、これ
ら周波数帯間に間隔を有する周波数帯のデータが
記憶されている記憶手段と、上記加算手段の出力
と上記記憶されたデータとを夫々比較することに
よつて上記加算結果がいずれの周波数帯に存在す
るかを判定する帯域判定手段と、複数の異なる出
力真理値に対応する複数の周波数のうち、上記判
定結果に応じた周波数の交番信号を出力する交番
信号発生手段を備えた論理装置。 2 特許請求の範囲第1項において、上記入力真
理値に対応する周波数と、出力真理値に対応する
周波数を同一とした論理装置。 3 特許請求の範囲第1項において、上記交番信
号はデジタルパルス列であり、上記加算手段は入
力された交番信号の位相をずらして交番信号同士
を直列加算する手段である論理装置。 4 特許請求の範囲第1項において、上記帯域判
定手段は、上記予定の周波数毎の上限及び下限の
周波数を発生する単一の基準交番信号発生手段
と、この基準交番信号発生手段の出力と上記加算
手段の出力とを時分割で比較する比較手段と、こ
の比較結果の変化タイミングによつて上記加算手
段の出力の交番信号の周波数帯域を判定する判定
手段とを備えてなる論理装置。 5 特許請求の範囲第4項において、上記交番信
号発生手段と上記基準交番信号発生手段とを共用
する論理装置。 6 特許請求の範囲第1項において、上記加算手
段は、上記交番信号を少なくとも3つ以上入力
し、これらの入力周波数値間で加算を行う手段で
ある論理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137312A JPS5928725A (ja) | 1982-08-09 | 1982-08-09 | 論理方式 |
| KR1019830003636A KR910002297B1 (ko) | 1982-08-09 | 1983-08-03 | 논리방식 |
| US06/520,687 US4564774A (en) | 1982-08-09 | 1983-08-05 | Binary logic device having input and output alternating signals |
| DE8383107811T DE3379370D1 (en) | 1982-08-09 | 1983-08-08 | Logic device |
| EP83107811A EP0101037B1 (en) | 1982-08-09 | 1983-08-08 | Logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137312A JPS5928725A (ja) | 1982-08-09 | 1982-08-09 | 論理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928725A JPS5928725A (ja) | 1984-02-15 |
| JPH0474895B2 true JPH0474895B2 (ja) | 1992-11-27 |
Family
ID=15195740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57137312A Granted JPS5928725A (ja) | 1982-08-09 | 1982-08-09 | 論理方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4564774A (ja) |
| EP (1) | EP0101037B1 (ja) |
| JP (1) | JPS5928725A (ja) |
| KR (1) | KR910002297B1 (ja) |
| DE (1) | DE3379370D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640620B2 (ja) * | 1984-07-27 | 1994-05-25 | 株式会社日立製作所 | メモリ−回路 |
| JPS6188616A (ja) * | 1984-10-05 | 1986-05-06 | Nec Home Electronics Ltd | 故障信号付論理回路方式 |
| JPS61265918A (ja) * | 1985-05-21 | 1986-11-25 | Nippon Signal Co Ltd:The | 論理回路 |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
| FR2643762B1 (fr) * | 1989-02-27 | 1991-05-10 | Merlin Gerin | Systeme de codage en frequence a haute surete de fonctionnement |
| US5422965A (en) * | 1992-02-18 | 1995-06-06 | Hitachi, Ltd. | Air bag operation device |
| FR2822645B1 (fr) * | 2001-03-30 | 2005-03-11 | Roquette Freres | Composition pour nutrition enterale comprenant des fibres |
| US6842047B1 (en) * | 2003-04-01 | 2005-01-11 | David Carlyle Anacker | Electrical parallel processing frequency coded logic |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3044017A (en) * | 1956-12-31 | 1962-07-10 | Bell Telephone Labor Inc | Microwave carrier logic circuits |
| US3026482A (en) * | 1957-12-09 | 1962-03-20 | Westinghouse Electric Corp | Detector for recognizing either of two signals, each consisting of individual cyclicfrequency deviation of a carrier |
| US3192484A (en) * | 1959-08-17 | 1965-06-29 | Ibm | Frequency flip-flop |
| US3077564A (en) * | 1961-02-09 | 1963-02-12 | Gen Electric | Binary logic circuits utilizing diverse frequency representation for bits |
| US3183445A (en) * | 1962-04-04 | 1965-05-11 | Sigel David | Phase comparator "and" gate |
| DE1762409A1 (de) * | 1968-06-01 | 1970-06-04 | Licentia Gmbh | Eigensicheres logisches Wechselspannungssystem |
| CH508311A (de) * | 1969-06-28 | 1971-05-31 | Licentia Gmbh | Schaltungsanordnung zur Realisierung von logischen Funktionen |
| US3614639A (en) * | 1969-07-30 | 1971-10-19 | Ibm | Fsk digital demodulator with majority decision filtering |
| BE789317A (fr) * | 1971-10-01 | 1973-01-15 | Sumitomo Chemical Co | Procede de fabrication d'un objet en mousse de chlorure de polyvinyle |
| US4017801A (en) * | 1976-03-22 | 1977-04-12 | Hewlett-Packard Company | Low frequency triangular waveform generator |
| US4097812A (en) * | 1977-07-25 | 1978-06-27 | Matsushita Electric Corporation | Frequency selective detector circuit |
| DE2965117D1 (en) * | 1978-10-27 | 1983-05-05 | Consumer Microcircuits | Device for determining periodic components of an alternating signal |
| JPS5934013B2 (ja) * | 1979-04-06 | 1984-08-20 | 株式会社京三製作所 | 多数決判定方式 |
| US4291275A (en) * | 1979-06-13 | 1981-09-22 | Rca Corporation | Frequency demodulation system |
| US4327323A (en) * | 1979-12-03 | 1982-04-27 | Phillips Petroleum Company | Comparator apparatus and process |
-
1982
- 1982-08-09 JP JP57137312A patent/JPS5928725A/ja active Granted
-
1983
- 1983-08-03 KR KR1019830003636A patent/KR910002297B1/ko not_active Expired
- 1983-08-05 US US06/520,687 patent/US4564774A/en not_active Expired - Lifetime
- 1983-08-08 DE DE8383107811T patent/DE3379370D1/de not_active Expired
- 1983-08-08 EP EP83107811A patent/EP0101037B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0101037A3 (en) | 1985-08-07 |
| EP0101037A2 (en) | 1984-02-22 |
| JPS5928725A (ja) | 1984-02-15 |
| KR910002297B1 (ko) | 1991-04-11 |
| US4564774A (en) | 1986-01-14 |
| KR840006113A (ko) | 1984-11-21 |
| EP0101037B1 (en) | 1989-03-08 |
| DE3379370D1 (en) | 1989-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2077076A (en) | A circuit for detecting short circuits and for shutting down individual line sections of a bus-line | |
| JPS59117395A (ja) | 端末処理装置 | |
| JPH0474895B2 (ja) | ||
| US6259978B1 (en) | Programmable relay driver | |
| US5922034A (en) | Programmable relay driver | |
| US3451042A (en) | Redundant signal transmission system | |
| JP6939744B2 (ja) | 電池監視装置 | |
| JP5416673B2 (ja) | 信号伝送回路、スイッチング素子駆動回路及び電力変換装置 | |
| JPS5831825B2 (ja) | 誘導電動機の駆動回路 | |
| US9502954B2 (en) | Signal transmission circuit and power conversion device equipped with same | |
| JP7851136B2 (ja) | 直流マイクログリッド、直流マイクログリッドシステム、制御方法、およびプログラム | |
| JPH0521367B2 (ja) | ||
| JPH0417568B2 (ja) | ||
| JPH0581086B2 (ja) | ||
| JP7632977B2 (ja) | 電力変換装置 | |
| SU999165A1 (ru) | Резервированный релейный логический модуль | |
| RU214186U1 (ru) | Приемник импульсных сигналов рельсовой цепи | |
| JPS6136802A (ja) | メモリ−回路 | |
| SU502467A1 (ru) | Резервированный преобразователь | |
| JPS5935527A (ja) | 時限自動協調形パイロツト保護継電方式 | |
| SU1053219A1 (ru) | Устройство противоаварийной автоматики дл определени номера послеаварийной схемы присоединени электростанции к системе | |
| US2223564A (en) | Vibrator circuit | |
| JPH0399948A (ja) | き電線故障選択装置 | |
| SU420128A1 (ru) | Устройство для контроля линейных цепей и распределителя системы телеуправления | |
| SU720624A1 (ru) | Резервированна система электропитани |