JPH0642232B2 - 並列処理装置 - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、複数の処理ユニットを並列に接続して構成さ
れる並列処理装置において、各処理ユニットの処理デー
タを、共通の記憶領域や他の処理ユニットに高速で転送
するためのデータ転送方式に関するものである。

（従来の技術） 近年の半導体技術の発達に伴い、マイクロコンピュータ
に代表される小型で処理能力の優れた演算装置が容易に
実現されるようになってきた。その一方で、多くの応
用、例えば、コンピュータ・グラフィックスなどの分野
では、処理すべき演算量がますます増大しており、コス
トパフォーマンスの優れた強力な処理装置が要求されつ
つある。

最近、高性能なマイクロコンピュータや、高速数値演算
ＬＳＩからなる処理ユニットを単位とし、これを多数並
列に接続した構成をとる並列処理装置が多く開発されて
いる。

このような並列処理装置は、処理ユニットの処理能力が
小さくても、目的に応じて処理ユニットの数を増減する
ことにより、望みの処理能力をもつ処理装置を構成する
ことができるという利点がある。しかし、この種の並列
処理装置で処理を行う場合、各処理ユニットの処理に必
要なデータや処理結果をユニット間または共通の記憶領
域との間で、相互に転送することが必要になる。

従来より、複数の処理ユニット間の通信機能を実現する
ために幾つかの構成がとられてきた。

例えば、各処理ユニットに外部入出力端子を設け、これ
を介して他の処理ユニットと接続し、他の処理ユニット
に対して割り込み等によりデータの送受信を要求する方
法がある。しかし、この方法では、データを授受するに
際して、常に各処理ユニットの動作を必要とするため
に、オーバーヘッドが大きくなるという問題がある。

また、各処理ユニットの処理結果を共通の記憶領域に収
集するような場合には、各処理ユニットからの出力デー
タとこれを格納すべきアドレスとを、一旦バッファメモ
リに格納しておき、これらのバッファメモリの内容を順
次読み出して、共通の記憶領域の該当するアドレスにデ
ータを転送する機構が実現されている。しかし、この機
構では、データを転送すべき記憶領域のアクセス時間が
遅いと、当該記憶領域にデータを格納するのに時間がか
かってしまうという問題がある。これは、高速のデータ
転送が要求されるような装置、例えば、陰影画像を生成
してこれを画像メモリに転送・表示するような場合に、
大きな問題となっていた。

（発明の目的） 本発明は、多数の処理ユニットを並列に接続して構成さ
れる並列処理装置において、各々の処理ユニット間のデ
ータ転送、もしくは各処理ユニットから画像メモリ等の
共通のデータ記憶領域へのデータ転送を行う際に、上記
各処理ユニットをそれぞれバッファメモリを持つインタ
フェースを介して高速データ転送が可能なデータバスで
結合し、当該データバスを介して各処理ユニットからデ
ータ転送を行った場合に、当該データ転送終了後に次に
データ転送を許可する処理ユニット番号をも同時に転送
するようにし、各処理ユニットにおいては転送すべきデ
ータを上記バッファメモリに一時記憶すると共に、上記
データバス上の処理ユニット番号を常に監視して、これ
が自分のユニット番号に等しければ、現データ転送シー
ケンスが終了した後に上記バッファメモリに記憶したデ
ータを纏めて転送するようにしたもので、その目的は、
多数の処理ユニットのデータ転送を競合を生ずることな
く他の処理ユニットにまたは共通記憶領域に高速で転送
する機能を実現することにある。

（発明の構成及び作用） 第１図は、複数の処理ユニットを並列に接続して構成さ
れる並列処理装置の一例であり、本発明による高速デー
タ転送バスを有する装置の構成例である。

この種の装置構成自体は、処理能力の限られたプロセッ
サを用いて膨大な演算を高速に行う機能を実現する構成
法として大略既知であって、例えば、コンピュータグラ
フィックスにおける３次元陰影画像生成用処理装置等に
も同様な構成がとられている。

第１図において、ＭＰは装置全体を制御する主制御部、
ＰＵ#1，ＰＵ#2，…，ＰＵ#Nはそれぞれ独立に処理を実
行する処理ユニット、ＣＭは処理データを共通に格納す
るための共通メモリであって、例えば、処理画像を記憶
し、これを表示するための画像メモリ等である。

また、ＨＢは各処理ユニットや共通メモリＣＭの間でデ
ータ転送を行うための高速データ転送バス、ＩＦＰ#1，
ＩＦＰ#2，…，ＩＦＰ#Nはそれぞれ処理ユニットＰＵ#
1，ＰＵ#2，…，ＰＵ#Nと上記高速データ転送バスＨＢ
の間のインタフェース部であって、転送すべき処理デー
タを一時記憶するためのバッファメモリを持つ。

同様に、ＩＦＭは共通メモリと上記高速データ転送バス
ＨＢの間のインタフェース部である。

このように構成された装置を動作するには、例えば、最
初に主制御部ＭＰから各処理ユニットに対して処理に必
要なプログラムとデータをロードする。

次いで、各処理ユニットではロードされたプログラムと
データに基づいてそれぞれ独立に処理を実行し、処理さ
れたデータを他の処理ユニットまたは共通メモリに転送
する必要があれば、転送すべきデータをインタフェース
部ＩＦＰおよび高速データ転送バスを介して、他の処理
ユニットまたは共通メモリに転送する。この際、高速デ
ータ転送バスは、多数の処理ユニットからのデータ転送
要求を競合を生ずることなく実行する。

第２図は、第１図の高速データ転送バス上を各処理ユニ
ットから共通メモリ（例えば、画像メモリ）、にデータ
を転送する際のデータ転送形式の一例を示す図であっ
て、共通メモリへの書き込みアドレスやデータをパケッ
ト形式で転送する場合の例である。

図に示すようなパケット形式による転送は、高速データ
転送バスを実現するに必要な信号線数を削減することが
できるという利点がある。

第２図において、メモリアドレスＡはデータを書き込む
べき共通メモリのアドレスデータを、転送データ数Ｎは
当該データシーケンスで転送するデータの総数を、バス
マスタ番号ＰＮは当該データシーケンスの終了後にデー
タ転送を許可する処理ユニット番号を、データ１，デー
タ２，…，データＮ（Ｄ１，Ｄ２，…，ＤＮ）は共通メ
モリに書き込むべきデータをそれぞれ示す。

図のように、１つのアドレスデータに続いて複数のデー
タが共通メモリに転送されると、当該複数のデータを連
続したアドレスに格納するデータとみなして、上記共通
メモリに格納するものとする。

また、表は、第１図における高速データ転送バスの実際
の信号線の種別の一例を示したものであり、第３図およ
び第４図は、同じく高速データ転送バス上の信号の状態
を示す例である。

表に示す如く、高速データ転送を表現するために、バス
全体は基本クロックに同期して動作する同期バスとす
る。また、処理ユニットから共通メモリに制御信号を転
送する６本の制御ラインは、第２図のデータパケット内
のデータ種別を識別するためのものであり、インタフェ
ース回路の実現を容易にするためのものである。

第３図は、高速データ転送バスの基本動作を示す例であ
って、データ転送と制御信号の状態（負論理で示す）を
示している。

データ転送シーケンスにおいて、ある処理ユニットがバ
スマスタ番号ＰＮで指定されたとき、第１図における処
理ユニットと高速データバスとのインタフェース部ＩＦ
Ｐは、以下のシーケンスでデータを共通メモリに転送す
る。

１）基本クロックに同期してデータクロックの出力を開
始すると共に、転送フラグをアクティブ（負）にする。

２）第１、第２のデータクロックに合わせて、アドレス
データＡをデータラインに出力すると同時に、アドレス
有効をアクティブにする。

３）次のデータクロックに合わせて、転送すべきデータ
数Ｎをデータラインに出力すると共に、データ数有効を
アクティブにする。

４）次のデータクロックに合わせて、予め決められた処
理ユニット番号をバスマスタ番号ＰＮとしてデータライ
ンに出力する。同時に、バスマスタ有効をアクティブに
する。

５）以後のデータクロックに合わせて、データ数Ｎ分の
データＤ１，Ｄ２，…，ＤＮをデータラインに出力す
る。また、最初のデータ送出から最終データ送出までの
間、データ有効ラインをアクティブにする。

以上述べたようなシーケンスによって、各処理ユニット
から共通メモリにデータを転送すると共に、第１図にお
ける共通メモリ側の高速データ転送バスとのインタフェ
ースＩＦＭにおいて、上記シーケンス中のアドレスデー
タＡに該当するメモリアドレスから順次データＤ１，Ｄ
２，…，ＤＮを共通メモリ内に格納して行く。

上述の如く、第２図におけるデータ転送シーケンス中の
バスマスタ番号ＰＮによって、当該データ転送シーケン
スが終了した後にデータ転送を許可する処理ユニットを
指定することにより、多数のプロセッサユニットが同一
のデータ転送バスを使用する際のアクセス競合を調停す
ることができる。

第４図は、複数の処理ユニットによるデータ転送の例を
示したものであり、アクセス競合の調停は次のように行
われる。

１）各処理ユニットは、それぞれの識別子としての独自
の処理ユニット番号を持つ。

２）各処理ユニットから高速データ転送バスに対するア
クセスは、次の手法により行う。

ａ）アクセス権を持つユニット（高速データ転送バスに
データ転送を許可されている処理ユニット）は、データ
転送シーケンスにおいて、次にアクセス権を与える処理
ユニットの番号をバスマスタ番号ＰＮとして出力する。

ｂ）各処理ユニットは、データライン上のバスマスタ番
号ＰＮと自分のユニット番号を比較して、これが一致し
たときのみ、現在のデータ転送シーケンス終了後にバス
アクセスを開始する。これが一致しない場合には、何も
しない。

ｃ）アクセス権が与えられたユニットが転送すべきデー
タを持っていない場合には、第４図に示すように、デー
タ数Ｎが０のシーケンスにより、次のユニットにアクセ
ス権を引き渡す。

以上、第１図に示した並列処理装置における高速データ
転送バスの構成および基本的な動作について説明した。
このような高速データ転送バスの動作は、第１図におけ
る当該バスと各処理ユニットＰＵ#1，…，ＰＵ#Nとのイ
ンタフェース部ＩＦＰ#1，…，ＩＦＰ#N、および共通メ
モリＭＣとのインタフェース部ＩＦＭによって実現され
る。

第５図は、高速データ転送バスと処理ユニットとのイン
タフェース部ＩＦＰの概略構成図であって、処理ユニッ
トを構成している処理プロセッサのデータバス（プロセ
ッサバス）から出力されるデータを、上述の動作をする
高速データ転送バスに転送するようにしたものである。

図中、１はプロセッサバス、２はプロセッサバスインタ
フェース、３は第１のデータバッファ、 ４は第２のデータバッファ、５はデータカウンタ、６は
バスマスタ番号レジスタ、７はデータマルチプレクサ、
８は高速データ転送バス制御回路、 ９はユニット番号レジスタ、10はアクセス権検出回路、
ＨＢは高速データ転送バスを示す。

第５図により、インタフェース部ＩＦＰの動作の概略を
説明する。

処理ユニットから共通メモリのアドレスとデータがプロ
セッサバスインタフェース２を介して、第１のデータバ
ッファ３または第２のデータバッファ４に格納され、同
時にデータカウンタ５にて格納されたデータがカウント
される。

また、アクセス権検出回路10にて常に高速データ転送バ
スＨＢ上の転送データシーケンス中のバスマスタ番号
と、予め設定されたユニット番号レジスタ９の内容を比
較して、これらが一致すれば、高速データ転送バス制御
回路８の動作を許可し、当該バス制御回路はデータバッ
ファ、データカウンタ５、バスマスタ番号レジスタ６の
内容を第２図および第３図で説明した手順に従って、高
速データ転送バスＨＢに出力する動作を行う。

第６図は、高速データ転送バスと共通メモリとのインタ
フェース部ＩＦＭの概略構成図である。

図において、高速データ転送バスＨＢ上の転送データお
よび各種制御信号は、高速データ転送バス受信回路11に
よって解読され、転送データとメモリアドレスをそれぞ
れ出力する。

メモリアドレスはアドレスレジスタ12に格納された後、
アドレスデコーダ13によって共通メモリＣＭ15の物理ア
ドレスに変換され、書き込み制御回路14により該当する
アドレスのメモリセルを書き込み可能にする。

一方、転送されたデータは順次シリアル−パラレル変換
回路16に送られ、時系列のデータを集めてメモリに並列
に転送する。なお、17は基本クロック発生回路である。

これは、通常のアクセス速度で動作する半導体メモリ素
子で構成されるメモリに、高速でデータを書き込むため
であり、例えば、32個のデータを並列かつ同時に書き込
むことにより、書き込み速度を上記メモリ素子のアクセ
ス速度の32倍にすることができる。

従って、高速データ転送バスのデータ転送速度を上げる
ことができ、画像メモリに動画像の如き大量の画像デー
タを高速で転送することも可能となる。ただし、第２図
のデータ転送シーケンスで、一度に転送するデータ数が
上記メモリへの並列同時書き込み数の整数倍となるよ
う、各処理ユニットのインタフェース部ＩＦＰで制御す
る必要がある。

以上は、第１図の並列処理装置において、処理ユニット
から共通メモリに処理データを高速で転送する場合の高
速データ転送バスの構成と動作の実施例に関する説明で
あった。

一方、各処理ユニットから他の処理ユニットに対してデ
ータを転送するには、例えば、第２図のメモリアドレス
の代わりに、転送先処理ユニットの番号を転送するよう
にしたデータ転送形式により行えばよい。

第７図は各処理ユニット間でデータ転送を行うための高
速データ転送バスと処理ユニットとのインタフェース回
路の概略構成例である。

処理ユニットと高速データ転送バスＨＢとのインタフェ
ース部ＩＦＰに、上記転送先処理ユニットと当該処理ユ
ニットとの一致を検出する転送先検出回路18と、データ
受信用の受信用バッファメモリ19、第６図の高速データ
転送バス受信回路11およびシリアル−パラレル変換回路
16を設け、当該処理ユニットに対して転送されるデータ
を上記データ受信メモリに格納するようにすれば、処理
ユニット間のデータ転送をも高速で行うことができる。

以上説明したような動作をする高速データ転送バスと、
処理ユニットや共通メモリとのインタフェース部を設け
ることにより、アクセス競合を生ずることなく、高速に
各処理ユニットから処理データを画像メモリなどの共通
メモリに転送したり、処理ユニット相互でデータを転送
することができる。

勿論、各処理ユニットからデータを転送する相手は、共
通メモリや他の処理ユニットに限られたものではなく、
外部の出力装置や他の処理装置であってもよいし、ある
いはこれらの複数組を転送先にすることもできることは
明らかである。

また、上記の実施例で説明した高速データ転送バスのデ
ータ転送形式や信号形式以外にも、同様な効果を得るよ
うな種々のデータ転送形式、信号形式をとることができ
よう。

（発明の効果） 以上説明したように、本発明によれば、多数の処理ユニ
ットを並列に接続して構成される並列処理装置におい
て、各処理ユニットの演算結果等のデータを、アクセス
競合を生ずることなく、高速で他の処理ユニットや画像
メモリ等の共通メモリ、あるいはまた、他の処理装置な
どに転送することができる。

従って、例えば、３次元物体形状データをもとに３次元
的な陰影画像を生成する並列処理装置において、それぞ
れの処理ユニットで上記画像を分担して生成し、生成し
た画像データを本発明による高速データ転送バスによ
り、ディスプレイへの画像表示機能をもつ画像メモリに
転送することにより、高速に画像を生成，表示する機能
を実現することができる。

即ち、画像データの画像メモリへの転送が、多数の処理
ユニットにおける画像生成処理を妨害することなく行え
るために、装置全体としての処理能力の優れた陰影画像
生成装置とすることができる。

この場合、より多数の処理ユニットを使用したり、より
高性能の素子を使用して処理ユニットの処理能力を向上
させれば、動画像の実時間生成とその表示も可能となろ
う。

また、本発明ではデータをパケット形式でデータメモリ
に転送し、当該データパケットをパラレルデータに変換
して並列にデータメモリに書き込む方式をとっているた
めに、一般的な高速の半導体メモリ素子を使用して構成
したデータメモリを用いても、高速にデータ転送が行え
るという利点もある。

【図面の簡単な説明】

第１図は高速データ転送バスを有する並列処理装置の構
成図、 第２図は第１図の高速データ転送バス上のデータ転送形
式の一例を示す図、 第３図は高速データ転送バスの基本動作例を示す説明
図、 第４図は同じく高速データ転送バスにおける複数の処理
ユニットによるデータ転送動作の例、 第５図は高速データ転送バスと各処理ユニットとのイン
タフェース回路の概略構成例、 第６図は同様に高速データ転送バスと共通メモリとのイ
ンタフェース回路の概略構成例、 第７図は各処理ユニット間でデータ転送を行うための高
速データ転送バスと処理ユニットとのインタフェース回
路の概略構成例である。 ＰＵ……主制御部、 ＰＵ#1〜ＰＵ#N……処理ユニット、 ＩＦＰ#1〜ＩＰＦ#N……インタフェース部、 ＩＦＭ……インタフェース部、 ＨＢ……高速データ転送バス、 ＣＭ……共通メモリ、 １……プロセッサバス、 ２……プロセッサバスインタフェース、 ３……第１のデータバッファ、 ４……第２のデータバッファ、 ５……データカウンタ、 ６……バスマスタ番号レジスタ、 ７……データマルチプレクサ、 ８……高速データ転送バス制御回路、 ９……ユニット番号レジスタ、 10……アクセス権検出回路、 11……高速データ転送バス受信回路、 12……アドレスレジスタ、 13……アドレスデコーダ、 14……書き込み制御回路、 15……共通メモリ（ＣＭ）、 16……シリアル−パラレル変換回路、 17……基本クロック発生回路、 18……転送先検出回路、 19……受信用バッファメモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】それぞれ独立に処理を実行する２組以上の
   処理ユニットと、データ転送バスと、前記処理ユニット
   毎にデータ転送バスに接続するインタフェース部を含む
   並列処理装置であって、 前記インタフェース部は、前記データ転送バスへデータ
   を送出するデータ転送バス制御回路と、前記データ転送
   バス上のデータを監視し、次にアクセス権を与えられる
   処理ユニットの番号と自処理ユニット番号が一致すれば
   前記データ転送バス制御回路の動作を許可するアクセス
   権検出回路と、前記データ転送バス上の自処理ユニット
   あてのデータを検出する転送先検出回路を含むことを特
   徴とする並列処理装置。
2. 【請求項２】それぞれ独立に処理を実行する２組以上の
   処理ユニットと、処理結果のデータを格納するための共
   通メモリと、データ転送バスと、前記処理ユニット毎に
   データ転送バスに接続する第一のインタフェース部と、
   前記共通メモリをデータ転送バスに接続する第二のイン
   タフェース部を含む並列処理装置であって、 前記第一のインタフェース部は、前記データ転送バスへ
   データを送出するデータ転送バス制御回路と、データ転
   送バス上のデータを監視し、次にアクセス権を与えられ
   る処理ユニットの番号と自処理ユニット番号が一致すれ
   ば前記データ転送バス制御回路の動作を許可するアクセ
   ス権検出回路を含むことを特徴とする並列処理装置。