JPH0642495B2 - 電子装置及びその作製方法 - Google Patents
電子装置及びその作製方法Info
- Publication number
- JPH0642495B2 JPH0642495B2 JP63261961A JP26196188A JPH0642495B2 JP H0642495 B2 JPH0642495 B2 JP H0642495B2 JP 63261961 A JP63261961 A JP 63261961A JP 26196188 A JP26196188 A JP 26196188A JP H0642495 B2 JPH0642495 B2 JP H0642495B2
- Authority
- JP
- Japan
- Prior art keywords
- molding material
- organic resin
- plasma
- electronic device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/015—Manufacture or treatment of bond wires
- H10W72/01515—Forming coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、半導体集積回路等の電子部品を覆って形成
される保護膜を有する電子装置及びその作製方法に関す
る。
される保護膜を有する電子装置及びその作製方法に関す
る。
「従来の技術およびその問題点」 第4図に、従来における電子部品(IC)(28)の電極引
出し部分の様子を示す。
出し部分の様子を示す。
第4図において、有機樹脂モールド(41)がなされたフレ
ームのリード(35)、およびフレームのダイ(35′)が示さ
れている。
ームのリード(35)、およびフレームのダイ(35′)が示さ
れている。
図面において、この有機樹脂(41)は1×1017Ωcm以上の
高い比抵抗(固有抵抗ともいう)をもつ絶縁材料である
ため、SMT(サーフェイス・マウント・テクノロジー
表面実装技術)において、アッセンブルをする際のジグ
表面の接触により、または保存中において、モールド材
(41)の表面に局部的に静電気が溜まってしまうという問
題があった。
高い比抵抗(固有抵抗ともいう)をもつ絶縁材料である
ため、SMT(サーフェイス・マウント・テクノロジー
表面実装技術)において、アッセンブルをする際のジグ
表面の接触により、または保存中において、モールド材
(41)の表面に局部的に静電気が溜まってしまうという問
題があった。
この静電気は有機樹脂の厚さが厚い時は相対的にその電
界強度も電子部品にとっては小さくなり、電子部品の静
電破壊をもたらすことは少ないが、モールド材の厚さが
1.5mmまたはそれ以下になると、相対的に静電気による
電界強度が大きくなり、電子部品の信頼性保障上問題で
あった。
界強度も電子部品にとっては小さくなり、電子部品の静
電破壊をもたらすことは少ないが、モールド材の厚さが
1.5mmまたはそれ以下になると、相対的に静電気による
電界強度が大きくなり、電子部品の信頼性保障上問題で
あった。
さらに電子部品であるICチップ(28)がダイアタッチされ
るダイ(35′)は、銅、42アロイ等の金属よりなり、この
表面(裏面)には、電子部品(28)をダイアタッチ(24)さ
せる際の100〜450℃の熱処理で形成される低級酸化物(3
2)が存在する。
るダイ(35′)は、銅、42アロイ等の金属よりなり、この
表面(裏面)には、電子部品(28)をダイアタッチ(24)さ
せる際の100〜450℃の熱処理で形成される低級酸化物(3
2)が存在する。
このため、この後、ただちに有機樹脂のモールド材(41)
によるモールド処理を行うと、モールド材と銅または42
アロイとの間にきわめてはがれやすい酸化物層(32)が残
存することになり、モールド材(41)の密着性が低下する
という問題が生じてしまう。
によるモールド処理を行うと、モールド材と銅または42
アロイとの間にきわめてはがれやすい酸化物層(32)が残
存することになり、モールド材(41)の密着性が低下する
という問題が生じてしまう。
そして、この電子装置を長期間保存しておくと、大気よ
りの水分をモールド材が吸収し、酸化物層(32)の近傍に
集まってしまい、その後の工程(ICの実装工程)におけ
る260℃、3〜10秒の半田付の際の加熱において、急激
な熱衝撃によってダイの周辺部のモールド材にクラック
(33),(33′)が発生したり、またダイの裏面にたまった
水分が蒸気化してボイド(42)ができ、裏面のモールド材
にふくれ(41′)が発生したりするという問題が生じてし
まう。
りの水分をモールド材が吸収し、酸化物層(32)の近傍に
集まってしまい、その後の工程(ICの実装工程)におけ
る260℃、3〜10秒の半田付の際の加熱において、急激
な熱衝撃によってダイの周辺部のモールド材にクラック
(33),(33′)が発生したり、またダイの裏面にたまった
水分が蒸気化してボイド(42)ができ、裏面のモールド材
にふくれ(41′)が発生したりするという問題が生じてし
まう。
そして上記のような問題が生じる結果、実装され状態で
の長期間の使用に対し、クラック箇所よりの水、不純物
の侵入による半導体装置の特性劣化、信頼性低下を誘発
してしまっていた。
の長期間の使用に対し、クラック箇所よりの水、不純物
の侵入による半導体装置の特性劣化、信頼性低下を誘発
してしまっていた。
「発明の目的」 本発明は以上のような従来の電子装置の問題を解決する
ために、電子装置の実装における熱衝撃の問題、長期の
使用において生じるモールド材の劣化の問題、不純物の
電子装置内への侵入の問題、等々を解決することを発明
の目的とする。
ために、電子装置の実装における熱衝撃の問題、長期の
使用において生じるモールド材の劣化の問題、不純物の
電子装置内への侵入の問題、等々を解決することを発明
の目的とする。
「発明の構成」 (第1の発明) 本発明の第1は、 「有機樹脂モールドで被覆された電子部品を覆ってダイ
ヤモンド構造を有する炭素被膜が形成されていることを
特徴とする電子装置」 を要旨とするものである。
ヤモンド構造を有する炭素被膜が形成されていることを
特徴とする電子装置」 を要旨とするものである。
有機樹脂モールドで電子部品を被服する構成は、従来よ
り知られた構成である。
り知られた構成である。
本発明はさらに有機樹脂モールドを覆ってダイヤモンド
構造を有する炭素被膜を形成したことを特徴としたもの
である。
構造を有する炭素被膜を形成したことを特徴としたもの
である。
このダイヤモンド構造を有する炭素被膜というのは、ダ
イヤモンドと同じSP3結合を有する炭素であり、DLC(ダ
イヤモンドライクカーボン)とも呼ばれる炭素被膜であ
る。(本明細書中では以下DLCと略記する) (第2の発明) 本発明の第2は、 「電子部品表面を覆って、有機樹脂モールド材を形成す
る工程と、 前記有機樹脂モールド材中の不純物を真空中で脱気する
ことによって除去する工程と、 前記有機樹脂モールド材を覆ってダイヤモンド構造を有
する炭素被膜を形成する工程と、 を有することを特徴とする電子装置の作製方法」 を要旨とするものである。
イヤモンドと同じSP3結合を有する炭素であり、DLC(ダ
イヤモンドライクカーボン)とも呼ばれる炭素被膜であ
る。(本明細書中では以下DLCと略記する) (第2の発明) 本発明の第2は、 「電子部品表面を覆って、有機樹脂モールド材を形成す
る工程と、 前記有機樹脂モールド材中の不純物を真空中で脱気する
ことによって除去する工程と、 前記有機樹脂モールド材を覆ってダイヤモンド構造を有
する炭素被膜を形成する工程と、 を有することを特徴とする電子装置の作製方法」 を要旨とするものである。
上記発明において、有機樹脂モールド材中の不純物を真
空中で脱気するのは、モールド材中に存在する有機物気
体、塩素、水分等の不純物をDLCの形成の前において予
め除去するためである。
空中で脱気するのは、モールド材中に存在する有機物気
体、塩素、水分等の不純物をDLCの形成の前において予
め除去するためである。
これは、モールド材中に上記不純物が存在すると、後の
加熱工程において、これら不純物の膨張や活性化によっ
て不都合が生じるのを防ぐためである。
加熱工程において、これら不純物の膨張や活性化によっ
て不都合が生じるのを防ぐためである。
ダイヤモンド構造を有する炭素被膜を形成するには、プ
ラズマを用いた気相法を用いることによって行なう。
ラズマを用いた気相法を用いることによって行なう。
「作用」 電子部品を覆ってダイヤモンド構造を有する炭素被膜を
形成することによって、水分が有機樹脂モールド材中に
侵入することを防ぐ構造とすることができ、加熱工程に
従う前述の問題の発生を抑制することができる。
形成することによって、水分が有機樹脂モールド材中に
侵入することを防ぐ構造とすることができ、加熱工程に
従う前述の問題の発生を抑制することができる。
また、ダイヤモンド構造を有する炭素被膜は1×106〜
5×1013Ωcmの比抵抗を有するので、静電気による影響
を排除することができる。
5×1013Ωcmの比抵抗を有するので、静電気による影響
を排除することができる。
さらに、有機樹脂モールド材中の水分等の不純物を真空
脱気によって除去し、しかる後にダイヤモンド構造を有
する炭素被膜を形成することによって、有機樹脂モール
ド材中に予め存在する水分等の不純物の影響を排除する
ことができる。
脱気によって除去し、しかる後にダイヤモンド構造を有
する炭素被膜を形成することによって、有機樹脂モール
ド材中に予め存在する水分等の不純物の影響を排除する
ことができる。
以下本発明を利用した実施例を示す。
「実施例1」 本実施例は、炭化物気体を用いたプラズマCVD法を用
い、熱伝導度がよく、かつ有機樹脂モールド材との密着
性に優れた炭素または炭素を主成分とする被膜(以下DL
Cとも略記する)を有機樹脂モールド材によって被服さ
れた電子部品上に被覆形成した例である。
い、熱伝導度がよく、かつ有機樹脂モールド材との密着
性に優れた炭素または炭素を主成分とする被膜(以下DL
Cとも略記する)を有機樹脂モールド材によって被服さ
れた電子部品上に被覆形成した例である。
DLCの厚さは、0.05〜5μm好ましくは0.1〜1μmの厚
さに形成する。
さに形成する。
この被膜を形成するため、モールドされた電子装置を予
め真空引きし、モールド材中の水分を真空脱気する。
め真空引きし、モールド材中の水分を真空脱気する。
そしてその上面に耐静電気対策の弱絶縁性を有し、かつ
外部からの水の侵入を防ぐ作用を有するダイヤモンド構
造を有する炭素または炭素を主成分とする被膜(DLC
膜)をプラズマCVD法により形成し保護膜とする。
外部からの水の侵入を防ぐ作用を有するダイヤモンド構
造を有する炭素または炭素を主成分とする被膜(DLC
膜)をプラズマCVD法により形成し保護膜とする。
そしてこの成膜の際、スパッタ効果を伴わせつつ成膜す
るプラズマ気相反応を行なうことを特徴とする。
るプラズマ気相反応を行なうことを特徴とする。
第1図は本実施例におけるプラスチックDIP(デュアル
インライン型パッケイジ)またはフラットパックパッケ
イジの縦断面図を示す。
インライン型パッケイジ)またはフラットパックパッケ
イジの縦断面図を示す。
図面において、リードフレームのダイ(35′)に有機樹脂
系銀ペースト(24),ガラス系銀ペーストまたは金−シリ
コン合金法等で密着させた電子部品チップ(28)と、この
チップのアルミニューム・パッド(38)と金属リード(ス
テム)(35)との間に形成された金線(39)のワイヤボンド
が示されている。
系銀ペースト(24),ガラス系銀ペーストまたは金−シリ
コン合金法等で密着させた電子部品チップ(28)と、この
チップのアルミニューム・パッド(38)と金属リード(ス
テム)(35)との間に形成された金線(39)のワイヤボンド
が示されている。
第1図に示す構成を得るために、まずチップ(28)表面、
パッド(38)表面、ワイヤ(39)表面およびダイ(35′)の裏
面に対し、非生成物気体のプラズマ処理を行い、ダイア
タッチの際発生した低級酸化物およびナチュラルオキサ
イドを除去し、金属表面を露呈(30)させ、これらの上に
劣化防止用保護膜、特に窒化珪素膜(27),(27′)をプラ
ズマCVD法によりコーティングする。
パッド(38)表面、ワイヤ(39)表面およびダイ(35′)の裏
面に対し、非生成物気体のプラズマ処理を行い、ダイア
タッチの際発生した低級酸化物およびナチュラルオキサ
イドを除去し、金属表面を露呈(30)させ、これらの上に
劣化防止用保護膜、特に窒化珪素膜(27),(27′)をプラ
ズマCVD法によりコーティングする。
かくの如くして、窒化珪素膜の如き劣化防止用保護膜を
300〜5000Å、一般には約1000Åの厚さに形成した後、
公知のインジェクション・モールド法により有機樹脂例
えばエポキシ(例えば410B)(41)を注入・封止させ、さ
らにフレームをリード部(37)にて曲げ、かつタイバーを
切断する。
300〜5000Å、一般には約1000Åの厚さに形成した後、
公知のインジェクション・モールド法により有機樹脂例
えばエポキシ(例えば410B)(41)を注入・封止させ、さ
らにフレームをリード部(37)にて曲げ、かつタイバーを
切断する。
そして、リード部の酸洗いを行った後、リードにハンダ
メッキを行う。
メッキを行う。
モールド材(41)中には信頼性低下をさせる不純物である
有機物気体、塩素、水分がモールドの際存在する。
有機物気体、塩素、水分がモールドの際存在する。
これらを除去するため、真空引きをした真空装置内に電
子装置を配置することによって、上記不純物を除去す
る。
子装置を配置することによって、上記不純物を除去す
る。
さらに有機樹脂モールド表面を活性化させるために、ア
ルゴン、ネオン、ヘリウム、クリプトン等の不活性物気
体、または窒素により有機樹脂モールド表面をプラズマ
スパッタして活性化を行なう。
ルゴン、ネオン、ヘリウム、クリプトン等の不活性物気
体、または窒素により有機樹脂モールド表面をプラズマ
スパッタして活性化を行なう。
この後、1017Ωcm以上の比抵抗をもつ絶縁性有機樹脂モ
ールド材(41)の表面および裏面全体に対し、比抵抗が1
×106〜5×1013Ωcmを有するDLC(43)を0.05〜5μmの
厚さに形成する。
ールド材(41)の表面および裏面全体に対し、比抵抗が1
×106〜5×1013Ωcmを有するDLC(43)を0.05〜5μmの
厚さに形成する。
このDLC膜の如き保護膜は、室温または室温近傍(外部
加熱を積極的に行うことなく、プラズマスパッタにより
自己発熱する程度の温度)において、炭素弗素化物(C2F
6,C3F8,CHF3,CH2F2等CとFとの結合を有するもの)と
水素との混合気体、またはこれら炭素弗化物とエチレン
(C2H4)とを1/4〜4/1例えば1/1に混合し、これをプラズ
マ反応炉に導入し、そこに電気エネルギを供給するいわ
ゆるプラズマ気相法により形成せしめた。
加熱を積極的に行うことなく、プラズマスパッタにより
自己発熱する程度の温度)において、炭素弗素化物(C2F
6,C3F8,CHF3,CH2F2等CとFとの結合を有するもの)と
水素との混合気体、またはこれら炭素弗化物とエチレン
(C2H4)とを1/4〜4/1例えば1/1に混合し、これをプラズ
マ反応炉に導入し、そこに電気エネルギを供給するいわ
ゆるプラズマ気相法により形成せしめた。
DLC膜の比抵抗の制御のためには、エチレン等の炭素の
水素化物に加えてB2H6,B(CH3)3,BF3,NH3,NF3,N(CH3)3,N
(C2H2)3,PH3,P(CH3)3等のIII価またはV価の不純物を添
加する方法または直流バイアスの位置を可変する方法が
有効である。
水素化物に加えてB2H6,B(CH3)3,BF3,NH3,NF3,N(CH3)3,N
(C2H2)3,PH3,P(CH3)3等のIII価またはV価の不純物を添
加する方法または直流バイアスの位置を可変する方法が
有効である。
また2つの方法を用いることにより、下地モールド材と
の間の熱膨張の調整をも行うことができた。
の間の熱膨張の調整をも行うことができた。
第2図に、本実施例におけるチップがフレームにボンデ
ィングされモールド材のコートがなされたフラットパッ
ク構造の基板およびそれを複数個集合させた基体(1)
(基板および基体をまとめて基体とも以下では略記す
る)を複数配設させ、プラズマ処理方法により有機樹脂
モールドの表面活性化およびプラズマCVD法により、DLC
膜のコーティングを行うための装置の概要を示す。
ィングされモールド材のコートがなされたフラットパッ
ク構造の基板およびそれを複数個集合させた基体(1)
(基板および基体をまとめて基体とも以下では略記す
る)を複数配設させ、プラズマ処理方法により有機樹脂
モールドの表面活性化およびプラズマCVD法により、DLC
膜のコーティングを行うための装置の概要を示す。
図面において、反応系(50),ドーピング系(20)を有して
いる。
いる。
反応系は、反応室(7)とゲート弁(9)とを有している。
反応室(8)において、反応性気体はノズル(25)より下方
向に吹き出し、プラズマ反応を反応空間(8)で生成させ
る。そして、基板または基体(1)上での真空乾燥、モー
ルド材表面の活性化および保護膜形成を行う。
向に吹き出し、プラズマ反応を反応空間(8)で生成させ
る。そして、基板または基体(1)上での真空乾燥、モー
ルド材表面の活性化および保護膜形成を行う。
排気は、排気口(6)を経てバルブ(21),ターボ分子ポン
プ(22),真空ポンプ(23)に至る。
プ(22),真空ポンプ(23)に至る。
プラズマを生成させるためのエネルギは、一対をなす高
周波電源(15-1),(15-2)よりマッチングボックス(16-1),
(16-2)さらにはパス(4-1),(4-2)を経て、一対の同じ大
きさの網状電極(3-1),(3-2)より加えられる。
周波電源(15-1),(15-2)よりマッチングボックス(16-1),
(16-2)さらにはパス(4-1),(4-2)を経て、一対の同じ大
きさの網状電極(3-1),(3-2)より加えられる。
印加される周波数は、1〜500MHz例えば13.56MHzが用い
られる。
られる。
それぞれの電極からの高周波電力の位相は0°±30°以
内または180°±30°以内に位相調整器(26)により制御
する。
内または180°±30°以内に位相調整器(26)により制御
する。
周辺の枠構造のホルダ(40)が導体の場合は、ここを接地
レベルとする。しかしながら、ホルダ(40)は絶縁体であ
ってもよい。
レベルとする。しかしながら、ホルダ(40)は絶縁体であ
ってもよい。
プラズマ処理およびプラズマCVD法において、被形成体
(1-1),(1-2)……(1-n)即ち(1)(以下基体という)はサ
ポータ(20)上に配設され、枠構造(40)内において一対の
電極間の電界の方向に平行に配置される。さらに、いず
れの電極(3-1),(3-2)からも、また反応反応容器(7)から
もコンデンサ(19)等で直流的には離間させている。
(1-1),(1-2)……(1-n)即ち(1)(以下基体という)はサ
ポータ(20)上に配設され、枠構造(40)内において一対の
電極間の電界の方向に平行に配置される。さらに、いず
れの電極(3-1),(3-2)からも、また反応反応容器(7)から
もコンデンサ(19)等で直流的には離間させている。
複数の基体(1)は互いに一定の間隔(2〜13cm例えば6cm)
または概略一定の間隔を有して配設されている。
または概略一定の間隔を有して配設されている。
この基体(1)へは50〜100KHzの周波数の交流バイアスが
(17-1)より加えられ、-50〜-2000Vの直流バイアスが(17
-2)より加えられる。
(17-1)より加えられ、-50〜-2000Vの直流バイアスが(17
-2)より加えられる。
このバイアスはDLCの形成の際、スイッチ(10)を(11-2)
に連結することによって加える。
に連結することによって加える。
硬質の1×106〜5×1013Ωcmの比抵抗を有するDLCを作
るには、このバイアスの印加がきわめて重要である。ま
た以上の電源の他端は接地(5-1),(5-2),(5-3)されてい
る。
るには、このバイアスの印加がきわめて重要である。ま
た以上の電源の他端は接地(5-1),(5-2),(5-3)されてい
る。
この多数の基体(1)は、グロー放電により作られるプラ
ズマ中の陽光柱内に配設される。
ズマ中の陽光柱内に配設される。
第3図(A)は基体(1)においてステム(35)およびダイ(3
5′)(第1図を参照)を複数個一体化した金属リードフ
レーム上(45)に、電子部品(29)がボンディングされ、モ
ールド処理(41)がされた後の電子装置(29)が5〜25ケ
ユニット化された様子を示す。
5′)(第1図を参照)を複数個一体化した金属リードフ
レーム上(45)に、電子部品(29)がボンディングされ、モ
ールド処理(41)がされた後の電子装置(29)が5〜25ケ
ユニット化された様子を示す。
1本のフレーム(45)における1つの電子装置のある部分
のフレーム(基板)を第3図(B)に示し、このA-A′での
縦断面図を第3図(C)の(29)に示す。
のフレーム(基板)を第3図(B)に示し、このA-A′での
縦断面図を第3図(C)の(29)に示す。
第3図(C)において、リードフレーム(35),ダイ(3
5′),半導体チップ(28),金属ワイヤ(39)、モールド材
(41)よりなる電子装置(29)を5〜25ケユニット化したフ
レーム(45-1),(45-2)……をさらに5〜300本集めて、ジ
グ(44)により一体化し、基体(1)として構成させてい
る。
5′),半導体チップ(28),金属ワイヤ(39)、モールド材
(41)よりなる電子装置(29)を5〜25ケユニット化したフ
レーム(45-1),(45-2)……をさらに5〜300本集めて、ジ
グ(44)により一体化し、基体(1)として構成させてい
る。
このジグにより外部接続部にDLCがコートされないよう
に覆っておくことは有効である。この基体(1)が第2図
における基体(1-1),(1-2)……(1-n)のそれぞれに対応し
ている。これをさらに5〜50枚(図面では7枚)陽光
柱内に第2図では配設している。
に覆っておくことは有効である。この基体(1)が第2図
における基体(1-1),(1-2)……(1-n)のそれぞれに対応し
ている。これをさらに5〜50枚(図面では7枚)陽光
柱内に第2図では配設している。
第2図において、反応性気体は、フード(13-1)より枠構
造のホルダ(40)の内側およびフード(13-2)により囲まれ
た内側にてプラズマ活性状態を呈し、モールド材上をプ
ラズマ処理して緻密層を形成する。このモールド材上に
保護膜としての緻密層形成がなされる。
造のホルダ(40)の内側およびフード(13-2)により囲まれ
た内側にてプラズマ活性状態を呈し、モールド材上をプ
ラズマ処理して緻密層を形成する。このモールド材上に
保護膜としての緻密層形成がなされる。
またDLC膜の形成に際し、バイアス印加により外部より
加熱をしなくても充分に緻密な層を作ることができる。
加熱をしなくても充分に緻密な層を作ることができる。
本実施例においては、プラズマCVD法によるDLC膜の形成
に先立って、室温中のアルゴンプラズマによるモールド
材表面のプラズマ活性化を行なった。
に先立って、室温中のアルゴンプラズマによるモールド
材表面のプラズマ活性化を行なった。
この活性化は、非生成物気体の陽光柱プラズマ領域に基
体を保持することによって行なうものである。
体を保持することによって行なうものである。
以下においてさらなる実施例を示す。
「実施例2」 第2図のプラズマCVD装置において、ドーピング系(20)
より、炭素弗化物であるC2F6またはC3F8を(20-1)から、
窒化物気体であるN(CH3)3を(20-4)から、B(CH3)3は(20-
3)から、エチレンは(20-2)から、プラズマ処理用の非生
成物気体である水素またはアルゴンを(20-5)から供給す
る。
より、炭素弗化物であるC2F6またはC3F8を(20-1)から、
窒化物気体であるN(CH3)3を(20-4)から、B(CH3)3は(20-
3)から、エチレンは(20-2)から、プラズマ処理用の非生
成物気体である水素またはアルゴンを(20-5)から供給す
る。
それらは流量計(19),バルブ(18)により制御される。
基板温度は外部加熱を特に積極的に行わない室温(プラ
ズマによる自己加熱を含む)とした。
ズマによる自己加熱を含む)とした。
まず反応空間(1)に第3図に示したモールド処理後の基
体を保持し、アルゴンを導入した。
体を保持し、アルゴンを導入した。
そして、これら全体を1×10-3torr以下(10〜30分)に
真空引きをし、モールド材中の有機ガス、塩素、水分を
脱気した。
真空引きをし、モールド材中の有機ガス、塩素、水分を
脱気した。
つぎに基体(1)の特にモールド材(41)表面のプラズマ処
理を行った。またここにB(CH3)3またはN(CH3)3/(C2H4+C
2F6)=0.0013〜0.03を同時に添加した。
理を行った。またここにB(CH3)3またはN(CH3)3/(C2H4+C
2F6)=0.0013〜0.03を同時に添加した。
そして、13.56MHzの周波数により1KWの出力を一対の電
極(3-1),(3-2)に10〜30分供給してプラズマ処理を行な
った。
極(3-1),(3-2)に10〜30分供給してプラズマ処理を行な
った。
このプラズマ処理を行った基体に対し、さらにDLCの保
護膜形成を行った。
護膜形成を行った。
上記プラズマ処理がなされた被形成面上にDLC膜を形成
する場合、反応性気体は、例えば、C2H4/C2F6/H2=1/1/
5とした。
する場合、反応性気体は、例えば、C2H4/C2F6/H2=1/1/
5とした。
そしてこれらの気体に対して、13.56MHzの周波数により
1KWの出力を一対の電極(11),(11′)に供給しプラズマ気
相反応を行い成膜を行なった。
1KWの出力を一対の電極(11),(11′)に供給しプラズマ気
相反応を行い成膜を行なった。
かくして平均5000Å(5000ű200Å)に約30分(平均
速度3A/秒)の被膜形成を行った。
速度3A/秒)の被膜形成を行った。
DLC膜は交流バイアス(50KHz,±300V)および直流バイ
アス電圧(-50V〜-2000V)と大きくすることにより、比
抵抗は1×106〜5×1013Ωcmにまで制御することがで
きる。
アス電圧(-50V〜-2000V)と大きくすることにより、比
抵抗は1×106〜5×1013Ωcmにまで制御することがで
きる。
さらにここにNH3,B(CH3)3等を添加することにより、基
体との密着性を高め、かつビッカース硬度も500〜3000K
g/mm2とモールド材の200〜400Kg/mm2より大きくするこ
とができる。
体との密着性を高め、かつビッカース硬度も500〜3000K
g/mm2とモールド材の200〜400Kg/mm2より大きくするこ
とができる。
こうして得られた電子装置に対し、ノイズ研究所ESS-62
35の静電破壊試験機を用いて耐静電気特性をテストし
た。ICはC/MOSメモリ256KDRAM,有機樹脂モールドは厚
さ1.4mmとした。DLCは0.5μmの厚さに、比抵抗は109〜
1011Ωcmとした。
35の静電破壊試験機を用いて耐静電気特性をテストし
た。ICはC/MOSメモリ256KDRAM,有機樹脂モールドは厚
さ1.4mmとした。DLCは0.5μmの厚さに、比抵抗は109〜
1011Ωcmとした。
テストは、出力電圧20KVとし、これをDLC上に900回繰り
返し加えることによって行なった。
返し加えることによって行なった。
しかし何らの静電破壊もみられなかった。
なおサンプル数は20とした。
他方、本発明のDLCを形成しないものはサンプル数20の
内、同一条件ではすべてが入力ピン等を破壊してしまっ
ていた。
内、同一条件ではすべてが入力ピン等を破壊してしまっ
ていた。
本発明の電子装置に対し、85℃/85%(相対温度)で1000
時間放置した後、半田付けを260℃5秒行った。しかし
この電子装置にはサンプル数20ケにおいていずれにも何
らのクラックもまたふくれも発生しなかった。
時間放置した後、半田付けを260℃5秒行った。しかし
この電子装置にはサンプル数20ケにおいていずれにも何
らのクラックもまたふくれも発生しなかった。
もちろん本発明のDLCコートをしないものはすべて第4
図に示す欠陥を有していた。
図に示す欠陥を有していた。
なお本実施例においては、プラズマ処理方法およびPCVD
法において、電気エネルギのみならず、10〜15μmの波
長の遠赤外線または300nm以下の紫外光を同時に加える
光エネルギを用いるフォトCVD(またはフォトFPCVD)法
を併用することは有効である。
法において、電気エネルギのみならず、10〜15μmの波
長の遠赤外線または300nm以下の紫外光を同時に加える
光エネルギを用いるフォトCVD(またはフォトFPCVD)法
を併用することは有効である。
「効果」 本発明において、モールド上の緻密膜として1×106〜
5×1013Ωcmに比抵抗のDLC膜をブロッキング膜として
形成することによって、有機樹脂モールドに水分が侵入
することを防ぐことができた。
5×1013Ωcmに比抵抗のDLC膜をブロッキング膜として
形成することによって、有機樹脂モールドに水分が侵入
することを防ぐことができた。
加えてプラズマ処理を行う際、モールド材中の不純物ガ
ス、水分の真空脱気工程を有するため、有機樹脂中の水
分、塩素とダイの金属との間で反応が起きて低級酸化物
ができ、信頼性を低下させるという欠点も防ぐことがで
きた。
ス、水分の真空脱気工程を有するため、有機樹脂中の水
分、塩素とダイの金属との間で反応が起きて低級酸化物
ができ、信頼性を低下させるという欠点も防ぐことがで
きた。
またこの電子装置の実装の際、モールド材が加熱により
膨れてしまうことを防ぐことができた。
膨れてしまうことを防ぐことができた。
そして、高品質、高信頼性を有する電子装置を提供する
ことができた。
ことができた。
本発明において、電子部品チップは半導体素子として示
したが、その他、抵抗、コンデンサであってもよく、ボ
ンディングもワイワボンディングのみならずフリップチ
ップボンディング、ハンダバンプボンディングでもよ
い。
したが、その他、抵抗、コンデンサであってもよく、ボ
ンディングもワイワボンディングのみならずフリップチ
ップボンディング、ハンダバンプボンディングでもよ
い。
本発明において、チップが大きくなって、ダイを用いる
ことなしにモールドする場合がある。しかしその場合
も、基体としてのリードフレーム、チップのすべてを覆
って本発明のDLC保護膜を設けることは有効である。
ことなしにモールドする場合がある。しかしその場合
も、基体としてのリードフレーム、チップのすべてを覆
って本発明のDLC保護膜を設けることは有効である。
上述した説明においては、リードフレーム上に半導体チ
ップを埋置した場合について述べているが、本発明は特
に金属リードフレーム上に限ることなく、ハイブリッド
IC、膜厚IC等基体上に能動素子または受動する素子をマ
ウントし、これら全体に有機樹脂モールド処理をした基
板または基体に対しても、同様の効果が期待できる。
ップを埋置した場合について述べているが、本発明は特
に金属リードフレーム上に限ることなく、ハイブリッド
IC、膜厚IC等基体上に能動素子または受動する素子をマ
ウントし、これら全体に有機樹脂モールド処理をした基
板または基体に対しても、同様の効果が期待できる。
第1図は本実施例の耐湿テストおよび半田付けテストを
した後のプラスチック・パッケージ半導体装置の縦断面
部の要部を示す。 第2図は本発明方法を実施するためのプラズマ気相反応
装置の概要を示す。 第3図は第2図の装置のうちの基体部の拡大図を示す。 第4図は従来例のプラスチックパッケイジを耐湿テスト
および半田付けテストをした後の縦断面図の要部を示
す。
した後のプラスチック・パッケージ半導体装置の縦断面
部の要部を示す。 第2図は本発明方法を実施するためのプラズマ気相反応
装置の概要を示す。 第3図は第2図の装置のうちの基体部の拡大図を示す。 第4図は従来例のプラスチックパッケイジを耐湿テスト
および半田付けテストをした後の縦断面図の要部を示
す。
フロントページの続き (72)発明者 土屋 三憲 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 林 茂則 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 広瀬 直樹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 佐々木 麻里 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 石田 典也 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 和田 航平 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 審査官 加藤 浩一 (56)参考文献 特開 昭62−2557(JP,A) 特開 昭57−53968(JP,A) 特開 昭56−49530(JP,A)
Claims (2)
- 【請求項1】有機樹脂モールドで被覆された電子部品を
覆ってダイヤモンド構造を有する炭素被膜が形成されて
いることを特徴とする電子装置。 - 【請求項2】電子部品表面を覆って、有機樹脂モールド
材を形成する工程と、 前記有機樹脂モールド材中の不純物を真空中で脱気する
ことによって除去する工程と、 前記有機樹脂モールド材を覆ってダイヤモンド構造を有
する炭素被膜を形成する工程と、 を有することを特徴とする電子装置の作製方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261961A JPH0642495B2 (ja) | 1988-10-17 | 1988-10-17 | 電子装置及びその作製方法 |
| US07/667,231 US5147822A (en) | 1988-08-26 | 1991-02-25 | Plasma processing method for improving a package of a semiconductor device |
| US08/161,859 US6191492B1 (en) | 1988-08-26 | 1993-12-06 | Electronic device including a densified region |
| US09/698,055 US6756670B1 (en) | 1988-08-26 | 2000-10-30 | Electronic device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261961A JPH0642495B2 (ja) | 1988-10-17 | 1988-10-17 | 電子装置及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106940A JPH02106940A (ja) | 1990-04-19 |
| JPH0642495B2 true JPH0642495B2 (ja) | 1994-06-01 |
Family
ID=17369060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261961A Expired - Lifetime JPH0642495B2 (ja) | 1988-08-26 | 1988-10-17 | 電子装置及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014122892A1 (ja) * | 2013-02-06 | 2014-08-14 | 三菱電機株式会社 | 半導体モジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649530A (en) * | 1979-09-28 | 1981-05-06 | Fujitsu Ltd | Semiconductor device |
| JPS5753968A (en) * | 1980-09-17 | 1982-03-31 | Nec Corp | Semiconductor device |
| JPS622557A (ja) * | 1985-06-27 | 1987-01-08 | Mitsubishi Electric Corp | 半導体デバイスの静電破壊防止方法 |
-
1988
- 1988-10-17 JP JP63261961A patent/JPH0642495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02106940A (ja) | 1990-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5147822A (en) | Plasma processing method for improving a package of a semiconductor device | |
| US5057900A (en) | Electronic device and a manufacturing method for the same | |
| US5013688A (en) | Method of manufacturing a semiconductor using plasma processing | |
| US6191492B1 (en) | Electronic device including a densified region | |
| US3585461A (en) | High reliability semiconductive devices and integrated circuits | |
| US5208467A (en) | Semiconductor device having a film-covered packaged component | |
| US5096851A (en) | Method of packaging an electronic device using a common holder to carry the device in both a cvd and molding step | |
| US5205036A (en) | Method of manufacturing a semiconductor device with selective coating on lead frame | |
| US5276351A (en) | Electronic device and a manufacturing method for the same | |
| US5438222A (en) | Electronic device with plural pad connection of semiconductor chip to leads | |
| US5192995A (en) | Electric device utilizing antioxidation film between base pad for semiconductor chip and organic encapsulating material | |
| US6756670B1 (en) | Electronic device and its manufacturing method | |
| JP2684387B2 (ja) | 電子装置およびその作製方法 | |
| US5121187A (en) | Electric device having a leadframe covered with an antioxidation film | |
| JPH02106952A (ja) | 電子装置 | |
| JP2681167B2 (ja) | 電子装置作製方法 | |
| JP2802650B2 (ja) | 電子装置 | |
| JPH02106940A (ja) | 電子装置及びその作製方法 | |
| JPH0276249A (ja) | 電子装置およびその作製方法 | |
| JP2683694B2 (ja) | 電子装置の作製方法 | |
| EP0363936B1 (en) | Method of manufacturing electric devices | |
| JPH0521693A (ja) | 電子装置用部材およびその作製方法 | |
| JPH02181450A (ja) | 電子装置作製方法 | |
| JP2727605B2 (ja) | 半導体装置及びその製造方法 | |
| JP2674144B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090601 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090601 Year of fee payment: 15 |