JPH0643977A - 電源制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 外部入出力制御部を持つ情報処理装置におい
て、外部入出力装置が接続されているかどうかの状態を
情報処理装置が検出し、外部入出力制御部への電源の供
給を制御する。 【構成】 電源制御装置は、プロッセサ3、記憶部4、外
部入出力制御部11、12、13、外部入出力制御部への電源の
供給を切り換える電源制御レジスタ6、及び電源切り換
え回路8、9、10とかなる電源制御部、外部入出力装置の接
続の状態を検知する接続情報部14、15、16、接続の状態を
検知することによりプロッセサ3に割り込みを発生させ
る割り込み発生回路5、並びに接続の状態をプロッセサ3
が読み取るためのＩ／Ｏステータスレジスタ7を備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置の低消費
電力化のための、１つまたは複数の外部入出力制御部の
電源の制御方法に関するものである。

【０００２】

【従来の技術】従来、情報処理装置の低消費電力化のた
めの、１つまたは複数の外部入出力制御部の電源を制御
する場合、オペレータが電源制御用のレジスタにキーボ
ードにより入力することにより電源の供給を制御すると
いう方法であった。図６は従来例を示す。図６に於て情
報処理装置は、論理部200と電源部201とから構成され、
論理部200はプロセッサ202と、記憶部203 と、キーボー
ド205と外部入出力制御部208、209、210と、外部入出力
制御部208、209、21の電源供給を制御する電源制御レジ
スタ204と、電源切替回路205、206、207とに電源の供給
より構成される。以下に１つまたは複数の外部入出力制
御部の電源の制御方法を示す。オペレータは、外部入出
力装置211、212、212が情報処理装置に接続されている
かどうかの接続情報をオペレータ自信が判断して、キー
ボード205によりデータ線216 、プロセッサ207 、デー
タ線217を介して電源制御レジスタ204に外部入出力制御
部208、209、210の電源の供給を制御するための情報を
入力する。電源制御レジスタ204は、入力されたデータ
により、データ線218、219、220を介して電源切替回路2
05、206、207に電源切替信号を入力し、電源切替回路20
5、206、207はその情報により外部入出力制御部208、20
9、 210の電源の供給を制御する。

【０００３】

【本発明が解決しようとする課題】最近、低消費電力化
を計るために、情報処理装置の１つまたは複数の外部入
出力制御部の電源を制御することが多くなった。本発明
の目的は、１つまたは複数の外部入出力装置の電源の供
給の制御方法に関し、オペレータが電源制御用のレジス
タにキーボードにより入力する作業を省く事により、前
記１つまたは複数の外部入出力制御部の電源の制御方法
を容易にすることを目的とした。

【０００４】

【課題を解決するための手段】記憶部と、前記記憶部に
内蔵されたプログラムを実行するプロセッサと、一つま
たは複数の外部入出力制御部分と、前記１つまたは複数
の外部入出力制御部の電源を制御する電源制御レジスタ
を含む情報処理装置に於て、電源の供給を制御される前
記１つまたは複数の外部入出力制御部の電源の供給方法
に関し、前記１つまたは複数の外部入出力制御部に接続
される１つまたは複数の外部入出力装置の接続の状態を
検知する手段と、前記接続状態を検知することによって
プロッセサに割り込み信号を発生する手段と、前記割り
込み信号によってプロセッサが電源制御用レジスタに前
記１つまたは複数の外部入出力部に電源を供給するのに
適当なデータを設定する手段を有している。

【０００５】

【作用】本発明は上述した構成により、プログラマの電
源制御用のレジスタにキ−ボ−ドによりプログラムする
作業を省くことで、１つまたは複数の外部入出力制御部
の電源の制御方法を容易にできる。

【０００６】

【実施例】本発明の実施例について図面を参照して説明
する。

【０００７】図１は本発明の実施例で、情報処理装置の
構成を示すブロック構成図である。図１に於いて情報処
理装置は、論理値１００と電源部１とから構成され、論
理部１００は、プロセッサ３と記憶部４と、割込み発生
回路５と、外部入出力制御部の電源の供給を制御する、
電源制御レジスタ６と、外部入出力装置が接続されてい
るかどうかの状態を記憶するＩ／Ｏステ−タスレジスタ
７と、電源切換回路８、９、１０と、外部入出力制御部
１１、１２、１３と外部入出力装置の接続情報を与える
接続情報部１４、１５、１６とを備える。

【０００８】図２は、図１で示したＩ／Ｏステ−タスレ
ジジスタ７と、電源制御レジスタ６と、割込み発生回路
５と、電源切換回路８、９、１０と、接続情報部１４、
１５、１６の回路図を示す。図２に於いて、割り込み信
号の出力方法及び、電源切換回路の切換え方法を以下に
説明する。

【０００９】Ｉ／Ｏステ−タスレジスタ７に任意の時点
での外部入出力装置の接続情報が記憶されている。ま
た、Ｉ／Ｏステ−タスレジスタ７のレジスタの内容によ
り、プロセッサ３が電源制御レジスタに電源を供給する
かどうかの内容を設定している。任意の時点で接続情報
部１４に外部入出力装置が接続されていないとして、即
ち端子４３と端子４４は接続されていないとして説明す
る。端子４３と端子４４が接続されていない場合、端子
４３は抵抗４２により論理値１に引っ張られ、Ｉ／Ｏス
テ−タスレジスタ７のバッファ５３は論理値１に設定さ
れている。プロセッサは、バッファの論理値１により電
源制御レジスタ６のフリップフロップ５４を論理値０に
設定している。フリップフロップ５４の論理値０がロジ
ック５５の出力で１となり、トランジスタ５７はＯＦＦ
で、外部入出力制御部の電源端子に接続される端子５８
に電源供は給されない。ここでも任意の時点以降に外部
入出力装置がせつぞくされ、接続情報部１４の端子４３
と端子４４が接続されたとする。

【００１０】端子４３と端子４４の接続により、端子４
３の論理は０になりＩ／Ｏステ−タスレジスタのバッフ
ァ５３は０に設定される。またデ−タ線４０によりロジ
ック４５のイネ−ブル端子がイネ−ブルとなり、フリッ
プフロップ５４の出力０がデ−タ線４１によりロジック
４５を通り、抵抗４６により論理１となっているデ−タ
線５９を０にする。デ−タ線５９が０になることによ
り、ロジック４７の出力が１となり、デ−タ線６０によ
りロジック４８に入力される。ロジック４８は、デ−タ
線６０からの入力により割り込み要求信号３３に論理１
出力する。プロセッサは、割り込み要求信号３３が論理
値０から１になることにより割り込み要求信号として認
識し、Ｉ／Ｏステ−タスレジスタ７の内容を読み込む。
プロセッサはバッファ５３の論理値０により、電源制御
レジスタのフリップフロップ５４を論理値１に設定す
る。フリップフロップ５４が１に設定される事によリ、
ロジック５５を通り、トランジスタ５７をＯＮさせる。
これにより、外部入出力制御部の電源端子に接続される
端子５８に電源が供給される。

【００１１】また、フリップフロップ５４が論理値１に
設定される事により、ロジック４５を通り、デ−タ線５
９を論理値１にし、これによりロジック４７の出力及び
ロジック４８の出力は論理値０を出力する。ロジック４
８の出力により割り込み要求信号３３はは論理値０にな
り、割り込み要求を解除する。次に現状態から、外部入
出力制御装置を切り離した場合、接続情報部１４の端子
４３は再び論理値１となり、デ−タ線４０によりＩ／Ｏ
ステ−タスレジスタ７のバッファ５３に論理値１が設定
される。またデ−タ線４０によりロジック５０のイネ−
ブル端子がイネ−ブルとなり、フリップフロップ５４の
出力１がデ−タ線４１によりロジック４９に入力され、
反転されたデ−タがデ−タ線６１によりロジック４５を
通り、抵抗５１により論理値１なっている。

【００１２】デ−タ線６２を論理値０にする。デ−タ線
６２が論理値０になる事により、ロジック５２の出力が
１となりデ−タ線６３を通り、ロジック４８の出力を論
理値１とする。ロジック４８の出力により割り込み要求
信号３３は論理値０から１になり、プロセッサは割り込
み要求信号として認識し、Ｉ／Ｏステ−タスレジスタ７
の内容を読み込む。プロセッサはバッファ５３の論理値
１により、電源制御レジスタ６のフリップフロップ５４
を論理値０に設定する。フリップフロップ５４が０に設
定される事により、ロジック５５を通りトランジスタ５
７をＯＦＦさせる。これにより外部入出力制御部の電源
端子に接続される端子５８には、再び電源が供給されな
くなる。また、フリップフロップ５４が論理値０に設定
される事により、そのデ−タがロジック４９に入力さ
れ、またロジック４９の出力はデ−タ線６１を通りロジ
ック５０に入力される。ロジック５０の出力はデ−タ線
６２を通りロジック５２に入力され、ロジック５２の出
力はデ−タ線６３を通りロジック４８に入力される。ロ
ジック４８の出力は割り込み要求信号３３の論理を１か
ら０にし、割り込み要求信号を解除する。

【００１３】図３、図４、図５は、接続情報部の例を示
す。図３はプリンタやＲＳ−２３２Ｃの規格で定められ
ている外部入出力装置を接続した場合である。図中でネ
ジ６９とネジ７１は同電位であり、各々は導電体であ
る。接続時、デ−タ線６８とコネクタ７２の固定部分と
ネジ６９、ネジ７１、デ−タ線７３は同電位となり、デ
−タ線６８は論理値０となりＩ／Ｏステ−タスレジスタ
に記憶される。

【００１４】図４は、カ−ドエッジタイプのボ−ド接続
の場合で同電位である端子７６と端子７７があり、接続
時はデ−タ線６８は論理値０となりＩ／Ｏステ−タスレ
ジスタに記憶される。 図５はＨＤＤやＦＤＤの接続の
場合で、図４に示す場合と同様にＨＤＤまたはＦＤＤ８
０で同電位である端子８１と端子８３があり、接続時は
デ−タ線６８は論理値０となりＩ／Ｏステ−タスレジス
タに記憶される。

【００１５】

【発明の効果】本発明は上述したような構成にすること
により、プログラマの電源制御用のレジスタにキ−ボ−
ドによりプログラムする作業を省くことで、１つまたは
複数の外部入出力制御部の電源の制御方法を容易にする
という効果がある。

【図面の簡単な説明】

【図１】本発明の実施例で情報処理装置の構成を示す、
ブロック構成図である。

【図２】図１における主要部分の回路図である。

【図３】ＲＳ２３２Ｃの接続情報を与える、接続情報部
の第一の実施例を示した図である。

【図４】外部入出力装置がカードエッジタイプの接続情
報を与える、接続情報部の第二の実施例を示した図であ
る。

【図５】外部入出力装置がＨＤＤ，ＦＤＤの接続情報を
与える、接続情報部の第三の実施例を示した図である。

【図６】従来例を示した図である。

【符号の説明】

１００ 情報処理装置 １ 電源 ３ プロセッサ ４ 記憶図 ５ 割込み発生回路 ６ 電源制御レジスタ ７ Ｉ／Ｏステ−タスレジスタ ８，９，１０ 電源切換回路 １１，１２，１３ 外部入出力制御装置 １４，１５，１６ 接続情報部 １７ 電源ライン １８ コントロ−ル信号 １９，２０，２１，２２，２３，２４，２５，２６，２
７，２８，２９，３０， ３１，３２，３４，３５，４
０，４１，５９，６０，６１，６２，６８ デ− タ線 ３３ 割り込み要求信号 ４２，４６，５１，５６ 抵抗 ５７ トランジスタ ４５，４７，４８，４９，５０，５２，５５ ロジック
ＩＣ ５３，５４ フリップフロップ ６７ 基板ブルコネクタ ７０ ケ−ブルコネクタ ７１ 金属ネジ ７２ コネクタ固定部 ７３ ＧＮＤパタ−ン ７４ 外部入出力ボ−ド ７５ デ−タ線 ７６，７７ カ−ドエッジ端子 ７８ カ−ドエッジコネクタ ８０ ＨＤＤ，ＦＤＤ ８１，８３ ヘッダ−端子 ８２ コネクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 記憶部と、前記記憶部に内蔵されたプロ
   グラムを実行するプロセッサと、一つまたは複数の外部
   入出力制御部分と、前記１つまたは複数の外部入出力制
   御部の電源を制御する電源制御レジスタを含む情報処理
   装置に於て、前記１つまたは複数の外部入出力制御部に
   接続される１つまたは複数の外部入出力装置の接続の状
   態を検知する手段と、前記接続状態を検知することによ
   ってプロッセサに割り込み信号を発生する手段と、前記
   割り込み信号によってプロセッサが電源制御用レジスタ
   に前記１つまたは複数の外部入出力部に電源を供給する
   のに適当なデータを設定する手段とを具備することを特
   徴とする電源制御装置。