JPS6365974B2 - - Google Patents
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- Publication number
- JPS6365974B2 JPS6365974B2 JP56037409A JP3740981A JPS6365974B2 JP S6365974 B2 JPS6365974 B2 JP S6365974B2 JP 56037409 A JP56037409 A JP 56037409A JP 3740981 A JP3740981 A JP 3740981A JP S6365974 B2 JPS6365974 B2 JP S6365974B2
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- Japan
- Prior art keywords
- mode
- key
- terminal
- signal
- switching element
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
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- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は時計付計算機等に於て、低消費電力化
を計ることができる集積回路装置に関するもので
ある。
を計ることができる集積回路装置に関するもので
ある。
従来、一般に例えば時計付計算機の集積回路装
置（以下、LSiと称す。）のシステムブロツクは
第１図のように構成され、かゝる構成に於て中央
処理装置（CPU）１はキー入力又は時計装置の
分周用デバイダー（DV）２の出力のオアゲート
OR出力Ｓにより動作を開始し、その動作はリー
ド・オンリー・メモリー（ROM）３からの命令
によつてコントロールされる。またランダム・ア
クセス・メモリー（RAM）４は演算レジスタ、
時計用レジスタ及びフラグとして用いられ、表示
装置（DISPLAY）５は上記CPU１からの命令に
従つて、RAM４の内容が表示される。CPU１は
上記Ｓ（キー入力又は秒信号）信号によりその動
作を開始し、CPU内で演算・時刻処理を完了す
ると、ハルト（一時停止）状態となり、表示等に
必要なクロツクパルス以外のシステムクロツクパ
ルスを停止し、低消費電力動作に入る。CPU１
は次のキー入力又は１秒信号よりなるＳ信号が到
来するまでハルト状態を保つ。しかしキーがON
されたまゝの状態であればCPUは低電力動作に
入ることができないという欠点があつた。
置（以下、LSiと称す。）のシステムブロツクは
第１図のように構成され、かゝる構成に於て中央
処理装置（CPU）１はキー入力又は時計装置の
分周用デバイダー（DV）２の出力のオアゲート
OR出力Ｓにより動作を開始し、その動作はリー
ド・オンリー・メモリー（ROM）３からの命令
によつてコントロールされる。またランダム・ア
クセス・メモリー（RAM）４は演算レジスタ、
時計用レジスタ及びフラグとして用いられ、表示
装置（DISPLAY）５は上記CPU１からの命令に
従つて、RAM４の内容が表示される。CPU１は
上記Ｓ（キー入力又は秒信号）信号によりその動
作を開始し、CPU内で演算・時刻処理を完了す
ると、ハルト（一時停止）状態となり、表示等に
必要なクロツクパルス以外のシステムクロツクパ
ルスを停止し、低消費電力動作に入る。CPU１
は次のキー入力又は１秒信号よりなるＳ信号が到
来するまでハルト状態を保つ。しかしキーがON
されたまゝの状態であればCPUは低電力動作に
入ることができないという欠点があつた。
したがつて、従来時計モードなどに於て、不要
なキー操作に基づく信号の入力を禁止（LOCK）
するため、ソフトウエア処理による設計が行われ
ていた。
なキー操作に基づく信号の入力を禁止（LOCK）
するため、ソフトウエア処理による設計が行われ
ていた。
即ち、第２図に示すようにKey入力信号又は１
秒計時信号のいずれかの信号Ｓが到来すると、時
計モードかどうかを判断し、時計モードでなけれ
ば演算処理を実行し、その処理結果を表示し、一
方時計モードであれば、LOCK状態にあるかどう
かを判断し（例えばモードスイツチが時計モード
にセツトされていることにより判別できる）して
いた。
秒計時信号のいずれかの信号Ｓが到来すると、時
計モードかどうかを判断し、時計モードでなけれ
ば演算処理を実行し、その処理結果を表示し、一
方時計モードであれば、LOCK状態にあるかどう
かを判断し（例えばモードスイツチが時計モード
にセツトされていることにより判別できる）して
いた。
しかし、かゝるソフトウエア設計ではLOCKさ
れているキーに於ても実際にはプログラムが実行
されており、演算中と同様に電力が消費されると
いう欠点があつた。
れているキーに於ても実際にはプログラムが実行
されており、演算中と同様に電力が消費されると
いう欠点があつた。
一方又、LSiシステムに構成されるキー入力回
路装置は第３図に示すように各キーkiの入力端に
はキーストローブ信号が端子Oiを介して導入さ
れ、各キーの入力端Kiにはプルダウン（pull―
down）抵抗Riが接続されているため、例えばキ
ーk2が操作されると、プルダウン電流Ipが図示の
如く、k2→K2→R2→−Ｖを介して流れ、この流
れる電流によつて電力が消費されるという欠点が
あつた。つまり、時計モードに於て、不要なキー
の操作によつても演算中と同様なプログラムが実
行され、かつプルダウン電流が流れることにより
電力が消費されるという不都合が生じていた。
路装置は第３図に示すように各キーkiの入力端に
はキーストローブ信号が端子Oiを介して導入さ
れ、各キーの入力端Kiにはプルダウン（pull―
down）抵抗Riが接続されているため、例えばキ
ーk2が操作されると、プルダウン電流Ipが図示の
如く、k2→K2→R2→−Ｖを介して流れ、この流
れる電流によつて電力が消費されるという欠点が
あつた。つまり、時計モードに於て、不要なキー
の操作によつても演算中と同様なプログラムが実
行され、かつプルダウン電流が流れることにより
電力が消費されるという不都合が生じていた。
本発明は上記従来の時計付計算機等に於ける集
積回路装置の欠点を除去するためになされたもの
である。
積回路装置の欠点を除去するためになされたもの
である。
即ち、本発明は第１及び第２の異なるモード状
態（例えば、計算機モードと時計モード、これは
モード切換スイツチによりセツトできる）を設定
できるモード端子と、複数個のキー操作に関連す
る信号を導入する各端子と、上記各キーの出力端
にそれぞれ所定の電位が与えられるインピーダン
ス素子とスイツチン素子を含む直列回路（例え
ば、プルダウン抵抗とMOS形トランジスタの直
列回路）を接続し、上記モード端に加えられる論
理レベルを変化させ（例えば、Highレベル又は
“１”，Lowレベル又は“０”）、上記キー入力信
号及び論理レベルに基づくモード設定信号を論理
ゲート回路手段（例えば、ナンドゲートの組合
せ）を備え、第１モード（例えば計算機モード）
時、上記スイツチング素子（例えばMOS形トラ
ンジスタ）をONし、ゲート出力にHighレベル信
号を導出し、第２モード（例えば、クロツクモー
ド）時、スイツチング素子（例えばMOS形トラ
ンジスタ）をOFFし、ゲート回路出力を禁止
（LOCK）することにより、LSiシステムの低消
費電力化を計るようにしたものである。
態（例えば、計算機モードと時計モード、これは
モード切換スイツチによりセツトできる）を設定
できるモード端子と、複数個のキー操作に関連す
る信号を導入する各端子と、上記各キーの出力端
にそれぞれ所定の電位が与えられるインピーダン
ス素子とスイツチン素子を含む直列回路（例え
ば、プルダウン抵抗とMOS形トランジスタの直
列回路）を接続し、上記モード端に加えられる論
理レベルを変化させ（例えば、Highレベル又は
“１”，Lowレベル又は“０”）、上記キー入力信
号及び論理レベルに基づくモード設定信号を論理
ゲート回路手段（例えば、ナンドゲートの組合
せ）を備え、第１モード（例えば計算機モード）
時、上記スイツチング素子（例えばMOS形トラ
ンジスタ）をONし、ゲート出力にHighレベル信
号を導出し、第２モード（例えば、クロツクモー
ド）時、スイツチング素子（例えばMOS形トラ
ンジスタ）をOFFし、ゲート回路出力を禁止
（LOCK）することにより、LSiシステムの低消
費電力化を計るようにしたものである。
以下、本発明の一実施例を図面を参照して説明
する。
する。
第４図ａ，ｂは本発明に係る一例のLSiのシス
テムブロツク図をとくにキー入力回路装置の具体
的な回路構成図である。
テムブロツク図をとくにキー入力回路装置の具体
的な回路構成図である。
図中、同図ａは計算機モードの動作説明に供
し、同図ｂは所謂、キー入力信号をLOCK状態に
する時計モードの動作説明に供する図であり、同
一部分には同一符号を以つて示される。
し、同図ｂは所謂、キー入力信号をLOCK状態に
する時計モードの動作説明に供する図であり、同
一部分には同一符号を以つて示される。
図に於て、K0はモード端子であり、例えば、
K0の端子を計算機と時計のモードを選択するス
ライドスイツチ（図示せず）に接続し、このスラ
イドスイツチが“LOCK”モード位置でK0端子
に“High”レベルの信号が加えられ、“非
LOCK”モード位置で“Low”レベルの信号が加
えられる。このモード端子K0はインバータI0を介
してナンドゲートNA1，NA2，…の一方の入力
に加えられる。K1，K2…はキー信号の入力端子
であり、この端子にはそれぞれ電流制御用のプル
ダウン抵抗R1，R2…とＮチヤンネル形MOSトラ
ンジスタT1，T2…の直列回路が接続される。上
記MOS形トランジスタT1，T2…のドレインは抵
抗Riに、ソースは所定の電位（−Ｖ）が与えら
れる。また各トランジスタのゲートは上記インバ
ータI0の出力に接続され、インバータ出力、言い
換えればモード端子K0に加えられる論理レベル
によつてそのON又はOFFが決定される。上記各
キー入力端子K1，K2…はそれぞれ対応するナン
ドゲートNA1，NA2の一方の入力として加えら
れる。さらにナンドゲート出力NA1，NA2…は
それぞれ１個のナンドゲートNA10の入力として
加えられ、ナンドゲートNA10の出力より前述し
たＳ信号が取り出される。このＳ信号は第１図に
示した如く例えば、CPUにその動作開始信号と
して加えられる。
K0の端子を計算機と時計のモードを選択するス
ライドスイツチ（図示せず）に接続し、このスラ
イドスイツチが“LOCK”モード位置でK0端子
に“High”レベルの信号が加えられ、“非
LOCK”モード位置で“Low”レベルの信号が加
えられる。このモード端子K0はインバータI0を介
してナンドゲートNA1，NA2，…の一方の入力
に加えられる。K1，K2…はキー信号の入力端子
であり、この端子にはそれぞれ電流制御用のプル
ダウン抵抗R1，R2…とＮチヤンネル形MOSトラ
ンジスタT1，T2…の直列回路が接続される。上
記MOS形トランジスタT1，T2…のドレインは抵
抗Riに、ソースは所定の電位（−Ｖ）が与えら
れる。また各トランジスタのゲートは上記インバ
ータI0の出力に接続され、インバータ出力、言い
換えればモード端子K0に加えられる論理レベル
によつてそのON又はOFFが決定される。上記各
キー入力端子K1，K2…はそれぞれ対応するナン
ドゲートNA1，NA2の一方の入力として加えら
れる。さらにナンドゲート出力NA1，NA2…は
それぞれ１個のナンドゲートNA10の入力として
加えられ、ナンドゲートNA10の出力より前述し
たＳ信号が取り出される。このＳ信号は第１図に
示した如く例えば、CPUにその動作開始信号と
して加えられる。
次に動作を説明する。
(i) 計算機モード（第４図ａ参照）
このモードは所謂非LOCK状態モードである。
モード端子K0には“Low”レベル信号が加えら
れ、インバータI0の出力は“High”レベルとな
り、ナンドゲートNA1，NA2…の出力はキー入
力信号を導入されるK1，K2…のレベルによつて
決定される。今インバータI0の出力は“High”
レベルであるから、Ｎチヤンネル形のMOSトラ
ンジスタT1，T2…はすべて導通（ON）状態と
なり、このときキー入力端子K1，K2…のいずれ
かに１つでも“High”レベル信号、つまりキー
操作があると、ナンドゲートNA1，NA2…のい
ずれかは“Low”レベルとなり、さらにナンド
ゲートNA10の出力Ｓは“High”レベルとなり、
このＳ信号はデータラインを介して中央処理装置
（CPU）に送られ、CPUの動作を開始させる。上
記に於て、いずれかのキーが操作されると例えば
K1キーが押されると図示の如くプルダウン電流
が流れる。従つて、計算機モードでは有効にキー
入力の判別が行われる。
モード端子K0には“Low”レベル信号が加えら
れ、インバータI0の出力は“High”レベルとな
り、ナンドゲートNA1，NA2…の出力はキー入
力信号を導入されるK1，K2…のレベルによつて
決定される。今インバータI0の出力は“High”
レベルであるから、Ｎチヤンネル形のMOSトラ
ンジスタT1，T2…はすべて導通（ON）状態と
なり、このときキー入力端子K1，K2…のいずれ
かに１つでも“High”レベル信号、つまりキー
操作があると、ナンドゲートNA1，NA2…のい
ずれかは“Low”レベルとなり、さらにナンド
ゲートNA10の出力Ｓは“High”レベルとなり、
このＳ信号はデータラインを介して中央処理装置
（CPU）に送られ、CPUの動作を開始させる。上
記に於て、いずれかのキーが操作されると例えば
K1キーが押されると図示の如くプルダウン電流
が流れる。従つて、計算機モードでは有効にキー
入力の判別が行われる。
(ii) 時計モード（第４図ｂ参照）
このモードは、所謂LOCK状態モードである。
この時計モードは計算機モードと違つてキーの入
力を不要とし、キーの入力に基づく不要な電力消
費をなくすことが必要である。この場合、モード
端子K0には“High”レベルの信号が加えられ
る。従つてモード設定の相違により論理レベルが
変えられる。そのためインバータI0の出力は
“Low”レベルとなり各キーに対応するMOS形ト
ランジスタT1，T2…をともに非導通（OFF）と
し、不要はキー操作による電力消費を除去する。
この時計モードは計算機モードと違つてキーの入
力を不要とし、キーの入力に基づく不要な電力消
費をなくすことが必要である。この場合、モード
端子K0には“High”レベルの信号が加えられ
る。従つてモード設定の相違により論理レベルが
変えられる。そのためインバータI0の出力は
“Low”レベルとなり各キーに対応するMOS形ト
ランジスタT1，T2…をともに非導通（OFF）と
し、不要はキー操作による電力消費を除去する。
換言すれば、クロツク（時計）モードに於て
は、キー入力を回路的に高インピーダンスとし論
理的にロツク状態にコントロールされる。インバ
ータI0の出力は“Low”レベルであるから、キー
入力K1，K2…の入力レベルの如何に拘わらず、
その出力は“High”レベルとなる。そうすれば、
ナンドゲートNA10の入力はすべて“High”レベ
ルであるから、その出力信号Ｓは“Low”レベ
ルとなるため、CPUはこのＳ信号によつて動作
を開始させることは全くない。つまり、禁止
（LOCK）される。
は、キー入力を回路的に高インピーダンスとし論
理的にロツク状態にコントロールされる。インバ
ータI0の出力は“Low”レベルであるから、キー
入力K1，K2…の入力レベルの如何に拘わらず、
その出力は“High”レベルとなる。そうすれば、
ナンドゲートNA10の入力はすべて“High”レベ
ルであるから、その出力信号Ｓは“Low”レベ
ルとなるため、CPUはこのＳ信号によつて動作
を開始させることは全くない。つまり、禁止
（LOCK）される。
従つて、クロツクモード時はプルダウン電流も
流れず、CPUも動作を開始しないから、これら
による電力の消費は全くなくなるものである。
流れず、CPUも動作を開始しないから、これら
による電力の消費は全くなくなるものである。
実施例では計算機と時計とのモードについて説
明したが、これらの機器に限定されず、各種機器
への適用が考えられることはもちろんである。ま
た、キーはスイツチでもよく類似の部品が選択で
きる。
明したが、これらの機器に限定されず、各種機器
への適用が考えられることはもちろんである。ま
た、キーはスイツチでもよく類似の部品が選択で
きる。
以上説明した様に本発明の集積回路装置によれ
ば、モード端子入力の論理レベルを変えることに
よつて、キー入力を通常の入力として処理するモ
ードと、キー入力を論理的にロツク状態とし、プ
ルダウン抵抗等に電流制御抵抗を非導通にして高
インピーダンス状態とし、LSiシステムの低消費
電力化を計るモードに随時選択することができる
などの利点がある。
ば、モード端子入力の論理レベルを変えることに
よつて、キー入力を通常の入力として処理するモ
ードと、キー入力を論理的にロツク状態とし、プ
ルダウン抵抗等に電流制御抵抗を非導通にして高
インピーダンス状態とし、LSiシステムの低消費
電力化を計るモードに随時選択することができる
などの利点がある。
第１図はLSiシステムの説明に供するシステム
ブロツク図、第２図は従来のシステムフローチヤ
ート図、第３図は従来のキー入力回路装置の回路
構成図、第４図ａ，ｂは本発明に係る集積回路装
置の回路構成図を示し、同図ａは計算機モード、
同図ｂは時計モードを示す。 図中、１：CPU、２：デバイダー、３：
ROM、４：RAM、５：デイスプレイ、K0：モ
ード端子、K1〜Kn：キー信号入力端子、Ｉ：イ
ンバータ、NA：ナンドゲート、Ｓ：キー入力又
は秒信号。
ブロツク図、第２図は従来のシステムフローチヤ
ート図、第３図は従来のキー入力回路装置の回路
構成図、第４図ａ，ｂは本発明に係る集積回路装
置の回路構成図を示し、同図ａは計算機モード、
同図ｂは時計モードを示す。 図中、１：CPU、２：デバイダー、３：
ROM、４：RAM、５：デイスプレイ、K0：モ
ード端子、K1〜Kn：キー信号入力端子、Ｉ：イ
ンバータ、NA：ナンドゲート、Ｓ：キー入力又
は秒信号。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の異なるモード状態を設定する
モード端子と、 複数個のキー操作に関連する信号を導入する各
端子と、 上記各キーの出力端にそれぞれ所定の電位が与
えられるインピーダンス素子及びスイツチング素
子を含む直列回路を接続する手段と、 上記モード端子に加えられる論理レベルを変化
させる手段と、 上記各キー操作に基づく信号をそれぞれ一方の
入力とし、上記モード設定に基づく信号をそれぞ
れ他の入力とする論理ゲート回路手段とを備え、 上記一の論理レベルに基づく第１のモード状態
にて上記スイツチング素子を導通状態にすると共
に上記キー操作に基づく上記論理ゲート回路出力
を導出する手段と、 上記他の論理レベルに基づく第２のモード状態
にて上記スイツチング素子を非導通状態にすると
共に上記キー操作に基づく上記論理ゲート回路出
力を禁止する手段と、 を具備したことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037409A JPS57152062A (en) | 1981-03-13 | 1981-03-13 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037409A JPS57152062A (en) | 1981-03-13 | 1981-03-13 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152062A JPS57152062A (en) | 1982-09-20 |
| JPS6365974B2 true JPS6365974B2 (ja) | 1988-12-19 |
Family
ID=12496720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56037409A Granted JPS57152062A (en) | 1981-03-13 | 1981-03-13 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152062A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752381B2 (ja) * | 1985-12-27 | 1995-06-05 | 日本電気株式会社 | 入力回路 |
-
1981
- 1981-03-13 JP JP56037409A patent/JPS57152062A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152062A (en) | 1982-09-20 |
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