JPH0644077A - ファジィ制御の方法およびその装置 - Google Patents
ファジィ制御の方法およびその装置Info
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- JPH0644077A JPH0644077A JP17746991A JP17746991A JPH0644077A JP H0644077 A JPH0644077 A JP H0644077A JP 17746991 A JP17746991 A JP 17746991A JP 17746991 A JP17746991 A JP 17746991A JP H0644077 A JPH0644077 A JP H0644077A
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Abstract
(57)【要約】
【目的】 ハードウエアの大型化を招くことなく、ファ
ジー制御の演算速度を高速化する。 【構成】 メンバーシップ関数Ｍと適合度ｗの比較から
最小値を演算するに際し、出力Ｙの両端から出力値の小
さい側と大きい側で交互にそれぞれ両者が交差するＣ、
Ｄ点に達するまでの比較だけで、（ｂ）に示す最小値デ
ータを得るようにした。
ジー制御の演算速度を高速化する。 【構成】 メンバーシップ関数Ｍと適合度ｗの比較から
最小値を演算するに際し、出力Ｙの両端から出力値の小
さい側と大きい側で交互にそれぞれ両者が交差するＣ、
Ｄ点に達するまでの比較だけで、（ｂ）に示す最小値デ
ータを得るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ファジイ推論において
とくに結論部の推論演算の速度向上を狙ったファジィ制
御の方法およびその装置に関する。
とくに結論部の推論演算の速度向上を狙ったファジィ制
御の方法およびその装置に関する。
【０００２】
【従来の技術】ファジィ推論の枠組みは本出願人による
平成３年２月８日付特許出願（特願平３−１７６５２
号）に説明しているが、その概要は次の通りである。フ
ァジィ推論では、あいまいな言葉や数値を含むパラメー
タＡi 、Ｂi に関して、制御ルールとして ｉｆ ｕ＝
Ａi ｔｈｅｎ ｖ＝Ｂi （ｉ＝１〜Ｎ）を設定し、Ａ
i やＢi に対してそれぞれメンバーシップ関数を対応づ
ける。例えば図５の（ａ）において、横軸はｕの入力範
囲で、縦軸はＡi という集合に属する度合い（グレー
ド）を表す。入力ｕがＡ’のようなメンバーシップ関数
で与えられると、Ａ’ΛＡi （Λは最小値論理）を計算
し、Ｖ（Ａ’ΛＡi ）＝αi （Ｖは最大値論理）から適
合度を求める。αi ＝０. ５ ならばこのｉ番目のルー
ルの結論が当てはまる度合いは半分ということになる。
ルールがαi だけしか当てはまらないから、次にαi Λ
Ｂi により結論部のＢi の頭もカットして、図５の
（ｂ）のようにαi にクランプする。このようにしてそ
れぞれのルールの結論が出ると、Ｖ（αi ΛＢi ）を計
算して結論を総合し、Ｂ’をメンバーシップ関数として
得る。これによって各出力値の度合いを知ることができ
る。さらにメンバーシップ関数Ｂ’の重心を求めること
によって、最終的な制御量Ｖ＊を出力することができ
る。
平成３年２月８日付特許出願（特願平３−１７６５２
号）に説明しているが、その概要は次の通りである。フ
ァジィ推論では、あいまいな言葉や数値を含むパラメー
タＡi 、Ｂi に関して、制御ルールとして ｉｆ ｕ＝
Ａi ｔｈｅｎ ｖ＝Ｂi （ｉ＝１〜Ｎ）を設定し、Ａ
i やＢi に対してそれぞれメンバーシップ関数を対応づ
ける。例えば図５の（ａ）において、横軸はｕの入力範
囲で、縦軸はＡi という集合に属する度合い（グレー
ド）を表す。入力ｕがＡ’のようなメンバーシップ関数
で与えられると、Ａ’ΛＡi （Λは最小値論理）を計算
し、Ｖ（Ａ’ΛＡi ）＝αi （Ｖは最大値論理）から適
合度を求める。αi ＝０. ５ ならばこのｉ番目のルー
ルの結論が当てはまる度合いは半分ということになる。
ルールがαi だけしか当てはまらないから、次にαi Λ
Ｂi により結論部のＢi の頭もカットして、図５の
（ｂ）のようにαi にクランプする。このようにしてそ
れぞれのルールの結論が出ると、Ｖ（αi ΛＢi ）を計
算して結論を総合し、Ｂ’をメンバーシップ関数として
得る。これによって各出力値の度合いを知ることができ
る。さらにメンバーシップ関数Ｂ’の重心を求めること
によって、最終的な制御量Ｖ＊を出力することができ
る。
【０００３】このようなファジィ推論の演算を実行させ
るものとして、例えば図６に示すような回路が、Procee
ding 2nd Conference on AI Application （M.togai an
d H.Watanabe,IEEE 192/197 1985）に提案されている。
ここでは論理演算ΛやＶが最小値論理要素１００、１０
２や最大値論理要素１０１、１０３で実行され、メンバ
ーシップ関数がメモリに記憶されており、これらのメン
バーシップ関数は順次にアクセスされて上記の論理要素
に入力される。
るものとして、例えば図６に示すような回路が、Procee
ding 2nd Conference on AI Application （M.togai an
d H.Watanabe,IEEE 192/197 1985）に提案されている。
ここでは論理演算ΛやＶが最小値論理要素１００、１０
２や最大値論理要素１０１、１０３で実行され、メンバ
ーシップ関数がメモリに記憶されており、これらのメン
バーシップ関数は順次にアクセスされて上記の論理要素
に入力される。
【０００４】
【発明が解決しようとする課題】しかし上記のような従
来の推論装置では、メンバーシップ関数は順次にアクセ
スされ、とくに結論部の推論演算においても特別の工夫
は施されておらず、メンバーシップ関数のグレードと結
論部で用いられるパラメータとしての適合度の大小比較
は、出力値の順番に比較演算されることとなる。このた
めルール数が多くなると、例えば８ビット出力なら０〜
２５５まで順番に比較することになり、推論の速度が遅
くなる問題があった。
来の推論装置では、メンバーシップ関数は順次にアクセ
スされ、とくに結論部の推論演算においても特別の工夫
は施されておらず、メンバーシップ関数のグレードと結
論部で用いられるパラメータとしての適合度の大小比較
は、出力値の順番に比較演算されることとなる。このた
めルール数が多くなると、例えば８ビット出力なら０〜
２５５まで順番に比較することになり、推論の速度が遅
くなる問題があった。
【０００５】この対策として演算を並列化すれば高速に
なるが、必要なメモリが増大し、ハードウエアが肥大化
することになる。したがってこの発明は、ハードウエア
の大型化を招くことなく、演算速度が高速化されるファ
ジー制御の方法およびその装置を提供することを目的と
する。
なるが、必要なメモリが増大し、ハードウエアが肥大化
することになる。したがってこの発明は、ハードウエア
の大型化を招くことなく、演算速度が高速化されるファ
ジー制御の方法およびその装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】このため本発明の方法
は、条件部にかかわるメンバーシップ関数を用いて入力
の適合度を演算し、複数の制御ルールに基づき、複数の
結論部に係わるメンバーシップ関数の関数値と前記適合
度を比較し、最小値を演算出力するファジィ推論による
制御において、前記最小値の演算を、前記複数の制御ル
ールに対応する出力値の小さい側の関数値と大きい側の
関数値で交互に前記適合度と比較して行ない、関数値が
前記の各側から適合度に達した点までの比較によって、
演算出力を得るようにした。
は、条件部にかかわるメンバーシップ関数を用いて入力
の適合度を演算し、複数の制御ルールに基づき、複数の
結論部に係わるメンバーシップ関数の関数値と前記適合
度を比較し、最小値を演算出力するファジィ推論による
制御において、前記最小値の演算を、前記複数の制御ル
ールに対応する出力値の小さい側の関数値と大きい側の
関数値で交互に前記適合度と比較して行ない、関数値が
前記の各側から適合度に達した点までの比較によって、
演算出力を得るようにした。
【０００７】また本発明による制御装置を、条件部にか
かわるメンバーシップ関数を用いて入力の適合度を演算
する手段と、複数の制御ルールに基づき結論部に係わる
複数のメンバーシップ関数を記憶する手段と、該記憶手
段に記憶されたメンバーシップ関数にアクセスするアド
レス発生部と、該アドレス発生部からアクセスされたメ
ンバーシップ関数の関数値と前記適合度とを比較して、
最小値を演算出力する最小値演算手段を備え、前記アド
レス発生部は、出力値の小さい側で大きいほうへ向かっ
てアドレスをカウントアップするアップカウンタと、出
力値の大きい側で小さいほうへ向かってアドレスをカウ
ントダウンするダウンカウンタを有し、関数値が適合度
に達するまで、前記最小値演算器からの帰還信号に基づ
いて、前記アップカウンタおよびダウンカウンタを交互
に切り換えてアドレスを出力するように構成した。
かわるメンバーシップ関数を用いて入力の適合度を演算
する手段と、複数の制御ルールに基づき結論部に係わる
複数のメンバーシップ関数を記憶する手段と、該記憶手
段に記憶されたメンバーシップ関数にアクセスするアド
レス発生部と、該アドレス発生部からアクセスされたメ
ンバーシップ関数の関数値と前記適合度とを比較して、
最小値を演算出力する最小値演算手段を備え、前記アド
レス発生部は、出力値の小さい側で大きいほうへ向かっ
てアドレスをカウントアップするアップカウンタと、出
力値の大きい側で小さいほうへ向かってアドレスをカウ
ントダウンするダウンカウンタを有し、関数値が適合度
に達するまで、前記最小値演算器からの帰還信号に基づ
いて、前記アップカウンタおよびダウンカウンタを交互
に切り換えてアドレスを出力するように構成した。
【０００８】
【作用】このため本発明によれば、最小値演算において
出力の幅の両端側から交互に比較されるので、メンバー
シップ関数の頭がカットされる点、すなわち関数値が適
合度に達する点までの比較演算を行なうだけでデータが
そろうことになるから、推論の高速化が図れる。
出力の幅の両端側から交互に比較されるので、メンバー
シップ関数の頭がカットされる点、すなわち関数値が適
合度に達する点までの比較演算を行なうだけでデータが
そろうことになるから、推論の高速化が図れる。
【０００９】
【実施例】図１に本発明の実施例を示す。まず全体の構
成を説明すると、条件部のメンバーシップ関数を記憶し
ているメモリ１０に、最小値演算器１１が接続してお
り、該最小値演算器１１は観測量を入力として最小値演
算を行ない、次段の最大値演算器１２が適合度データｗ
をラッチ１３へ出力する。出力に関する結論部のメンバ
ーシップ関数を記憶しているメモリ１には、アドレス発
生部２からアクセスするようになっており、結論部のメ
ンバーシップ関数は、出力値Ｙに対応するアドレス発生
部２のアドレスａと関数値としての出力データμの関係
で表現される。
成を説明すると、条件部のメンバーシップ関数を記憶し
ているメモリ１０に、最小値演算器１１が接続してお
り、該最小値演算器１１は観測量を入力として最小値演
算を行ない、次段の最大値演算器１２が適合度データｗ
をラッチ１３へ出力する。出力に関する結論部のメンバ
ーシップ関数を記憶しているメモリ１には、アドレス発
生部２からアクセスするようになっており、結論部のメ
ンバーシップ関数は、出力値Ｙに対応するアドレス発生
部２のアドレスａと関数値としての出力データμの関係
で表現される。
【００１０】すなわち、メモリ１には図３の（ａ）に示
されるメンバーシップ関数Ｍが記憶されている。横軸Ｙ
に対応してアドレスａにより、縦軸のグレード値が出力
データμとして読み出される。メンバーシップ関数Ｍ
は、各ルール ｉｆ Ｘ1 ＝「大」、Ｘ2 ＝「中」、…
ｔｈｅｎ Ｙ＝「中」 などにおける出力Ｙのメンバ
ーシップ関数である。
されるメンバーシップ関数Ｍが記憶されている。横軸Ｙ
に対応してアドレスａにより、縦軸のグレード値が出力
データμとして読み出される。メンバーシップ関数Ｍ
は、各ルール ｉｆ Ｘ1 ＝「大」、Ｘ2 ＝「中」、…
ｔｈｅｎ Ｙ＝「中」 などにおける出力Ｙのメンバ
ーシップ関数である。
【００１１】一方、条件部のメンバーシップ関数を使っ
て演算されラッチ１３に保持された前記適合度データｗ
と、メモリ１からのデータμを基に、最小値演算器３が
演算を行ない、その出力ｐがＦＩＦＯ（First-in First
-out）あるいはラッチ４に一時記憶される。ラッチ４の
データは、他のルールの対応する出力と比較される。
て演算されラッチ１３に保持された前記適合度データｗ
と、メモリ１からのデータμを基に、最小値演算器３が
演算を行ない、その出力ｐがＦＩＦＯ（First-in First
-out）あるいはラッチ４に一時記憶される。ラッチ４の
データは、他のルールの対応する出力と比較される。
【００１２】最小値演算器３からは、アドレス発生部２
を制御する帰還信号ｆが出ている。アドレス発生部２
は、ＬＳＢからカウントアップするアップカウンタ５
と、ＭＳＢからカウントダウンするダウンカウンタ６、
および両カウンタ５、６を切り替えるマルチプレクサ７
を有する。
を制御する帰還信号ｆが出ている。アドレス発生部２
は、ＬＳＢからカウントアップするアップカウンタ５
と、ＭＳＢからカウントダウンするダウンカウンタ６、
および両カウンタ５、６を切り替えるマルチプレクサ７
を有する。
【００１３】なお、結論部のメンバーシップ関数のメモ
リ１は、条件部のメンバーシップ関数を記憶しているメ
モリ１０と共有して構成してもよい。
リ１は、条件部のメンバーシップ関数を記憶しているメ
モリ１０と共有して構成してもよい。
【００１４】次に、この実施例における演算制御の詳細
について図２を用いて説明する。ステップ２０におい
て、メモリ１０に記憶している条件部のメンバーシップ
関数と観測量を用いて、最小値演算器１１および最大値
演算器１２により適合度データｗが演算されてラッチ１
３に保持される。
について図２を用いて説明する。ステップ２０におい
て、メモリ１０に記憶している条件部のメンバーシップ
関数と観測量を用いて、最小値演算器１１および最大値
演算器１２により適合度データｗが演算されてラッチ１
３に保持される。
【００１５】次にアドレス発生部２では、ステップ２１
でマルチプレクサ７をアップカウンタ５に接続し、カウ
ントをＬＳＢに設定してアドレスする。これにより対応
する関数値としての出力データμがメモリ１から出され
る。ステップ２２では、μと先にラッチ１３に保持され
ている適合度ｗとの比較を行なって最小値演算を行な
う。そしてステップ２３で、関数値が適合値より低い場
合にはステップ２４に進んで、アドレスをカウントアッ
プしてステップ２２に戻る。
でマルチプレクサ７をアップカウンタ５に接続し、カウ
ントをＬＳＢに設定してアドレスする。これにより対応
する関数値としての出力データμがメモリ１から出され
る。ステップ２２では、μと先にラッチ１３に保持され
ている適合度ｗとの比較を行なって最小値演算を行な
う。そしてステップ２３で、関数値が適合値より低い場
合にはステップ２４に進んで、アドレスをカウントアッ
プしてステップ２２に戻る。
【００１６】ステップ２３において、関数値が適合値に
達した場合には、最小値演算器３から変化した帰還信号
がアドレス発生部２へ送られて、ステップ２５に進む。
すなわちメンバーシップ関数Ｍと適合度ｗの大小関係が
変わり、帰還信号ｆの符号が変わる。帰還信号ｆは例え
ば比較の大小の向きを示す１ビットの信号とされる。
達した場合には、最小値演算器３から変化した帰還信号
がアドレス発生部２へ送られて、ステップ２５に進む。
すなわちメンバーシップ関数Ｍと適合度ｗの大小関係が
変わり、帰還信号ｆの符号が変わる。帰還信号ｆは例え
ば比較の大小の向きを示す１ビットの信号とされる。
【００１７】ステップ２５ではマルチプレクサ７をダウ
ンカウンタ６に接続し、カウントをＭＳＢ（Most Signi
ficant Bit）に設定してアドレスする。そしてステップ
２６で、ステップ２２と同様に最小値演算を行なう。次
にステップ２７において、関数値が適合値より低い場合
にはステップ２８に進んで、アドレスをカウントダウン
してステップ２６に戻る。ステップ２８において関数値
が適合値に達した場合には、メモリヘのアドレスを止
め、最小値演算を終了する。
ンカウンタ６に接続し、カウントをＭＳＢ（Most Signi
ficant Bit）に設定してアドレスする。そしてステップ
２６で、ステップ２２と同様に最小値演算を行なう。次
にステップ２７において、関数値が適合値より低い場合
にはステップ２８に進んで、アドレスをカウントダウン
してステップ２６に戻る。ステップ２８において関数値
が適合値に達した場合には、メモリヘのアドレスを止
め、最小値演算を終了する。
【００１８】この結果、先ず出力値の小さい方、すなわ
ちＬＳＢ（Least Significant Bit）相当のＹ＝０から
カウントアップしてＣ点までアドレスａが順次出され、
対応する出力データμがメモリ１から出される。そして
適合度ｗと最小値演算器３で比較され、小さい方、この
場合は先ずメンバーシップ関数Ｍのμ値が演算データと
して順次に出力ｐとされる。帰還信号ｆの変化をうけ
て、マルチプレクサ７が切り替わると、ダウンカウンタ
６が接続される。出力Ｙを８ビットデータとすると、ア
ドレスａは０から２５５まであるから、ダウンカウンタ
が今度は出力値の大きい側でＭＳＢ相当のアドレス端２
５５からカウントダウンする。最小値演算器において同
様にメモリ１からの出力データμとラッチ１３からの適
合度ｗとを比較して、Ｄ点に対応するところまで来ると
カウントを止める。
ちＬＳＢ（Least Significant Bit）相当のＹ＝０から
カウントアップしてＣ点までアドレスａが順次出され、
対応する出力データμがメモリ１から出される。そして
適合度ｗと最小値演算器３で比較され、小さい方、この
場合は先ずメンバーシップ関数Ｍのμ値が演算データと
して順次に出力ｐとされる。帰還信号ｆの変化をうけ
て、マルチプレクサ７が切り替わると、ダウンカウンタ
６が接続される。出力Ｙを８ビットデータとすると、ア
ドレスａは０から２５５まであるから、ダウンカウンタ
が今度は出力値の大きい側でＭＳＢ相当のアドレス端２
５５からカウントダウンする。最小値演算器において同
様にメモリ１からの出力データμとラッチ１３からの適
合度ｗとを比較して、Ｄ点に対応するところまで来ると
カウントを止める。
【００１９】すなわち、最小値演算器３における比較演
算が、アドレス発生器２によって、出力Ｙの両側から挿
み込むような順で遂行される。すなわち、アドレス発生
器２のアップカウンタ５とダウンカウンタ６を切り替え
て、図３の（ａ）における出力Ｙの幅の両端側から、ラ
ッチ１３から入力する適合度ｗと比較していく。Ｃ，Ｄ
は適合度ｗとメンバーシップ関数Ｍとの交点で、ｗより
上はカットされる。
算が、アドレス発生器２によって、出力Ｙの両側から挿
み込むような順で遂行される。すなわち、アドレス発生
器２のアップカウンタ５とダウンカウンタ６を切り替え
て、図３の（ａ）における出力Ｙの幅の両端側から、ラ
ッチ１３から入力する適合度ｗと比較していく。Ｃ，Ｄ
は適合度ｗとメンバーシップ関数Ｍとの交点で、ｗより
上はカットされる。
【００２０】これより後の演算データはすべて適合度ｗ
で頭がカットされたものとなるので、データとしてはこ
の点までですべて揃ったことになる。すなわち出力Ｙの
両端側すなわち出力値の小さい側と大きい側から交互に
比較して行って、Ｃ、Ｄ点に達すると、それ以上は比較
する必要はない。これで、各ルールの頭カットが行なわ
れ、図３の（ｂ）に示すような台形状の演算結果が得ら
れる。この後、ファジイ推論の基本枠組みにそってルー
ル間で最大値演算を行ない、重心を求めれば、制御量が
得られる。
で頭がカットされたものとなるので、データとしてはこ
の点までですべて揃ったことになる。すなわち出力Ｙの
両端側すなわち出力値の小さい側と大きい側から交互に
比較して行って、Ｃ、Ｄ点に達すると、それ以上は比較
する必要はない。これで、各ルールの頭カットが行なわ
れ、図３の（ｂ）に示すような台形状の演算結果が得ら
れる。この後、ファジイ推論の基本枠組みにそってルー
ル間で最大値演算を行ない、重心を求めれば、制御量が
得られる。
【００２１】以上のように本構成によれば、従来、出力
Ｙの小さい方、あるいは大きい方の一方から順次に比較
演算を進めるだけの結果、Ｙの出力幅の全範囲にわたっ
て演算しなければならなかったのに比べ、推論速度の高
速化が得られる。例えば、いくつかのルールの中から、
適合度が１／２のルールが２つ結論に寄与するとすれ
ば、上記演算の部分は約２倍に高速化されることにな
る。
Ｙの小さい方、あるいは大きい方の一方から順次に比較
演算を進めるだけの結果、Ｙの出力幅の全範囲にわたっ
て演算しなければならなかったのに比べ、推論速度の高
速化が得られる。例えば、いくつかのルールの中から、
適合度が１／２のルールが２つ結論に寄与するとすれ
ば、上記演算の部分は約２倍に高速化されることにな
る。
【００２２】図４はＹが複数レベルであるときの他の実
施例を示す。ここでは、例えばＹ1＝「大」、Ｙ2 ＝
「中」、Ｙ3 ＝「小」に関するメンバーシップ関数が各
別のメモリ１a 、１b ，１c に記憶されており、メモリ
１a 、１b ，１c 間の読み出し切り替えを行なう第２の
マルチプレクサ８が設けられている。各メモリに対応し
て最小値演算器３a 、３b 、３c が設置され、各最小値
演算器には前実施例と同様に適合度ｗa 、ｗb 、ｗc が
比較データとして供されるとともに、帰還信号ｆa 、ｆ
b 、ｆc が前実施例のアドレス発生器２と同様のアドレ
ス発生器２a に送られる。
施例を示す。ここでは、例えばＹ1＝「大」、Ｙ2 ＝
「中」、Ｙ3 ＝「小」に関するメンバーシップ関数が各
別のメモリ１a 、１b ，１c に記憶されており、メモリ
１a 、１b ，１c 間の読み出し切り替えを行なう第２の
マルチプレクサ８が設けられている。各メモリに対応し
て最小値演算器３a 、３b 、３c が設置され、各最小値
演算器には前実施例と同様に適合度ｗa 、ｗb 、ｗc が
比較データとして供されるとともに、帰還信号ｆa 、ｆ
b 、ｆc が前実施例のアドレス発生器２と同様のアドレ
ス発生器２a に送られる。
【００２３】第２のマルチプレクサ８によって選択され
たメモリ毎に、前述と同じくアドレス発生器２a のアッ
プカウンタとダウンカウンタを切り替えて、出力Ｙの幅
の両端側から、各メモり１a 、１b ，１c に対応してア
ドレスａa 、ａb 、ａc を順次出す。こうして対応する
メモリから出された関数値としての出力データμa 、μ
b 、μc が、適合度と比較されていく。そして出力値の
小さい側、大きい側の各側で結論部のメンバーシップ関
数と適合度との交点に達したところで残りの領域は頭を
カットして、各最小値演算器の出力とされる。
たメモリ毎に、前述と同じくアドレス発生器２a のアッ
プカウンタとダウンカウンタを切り替えて、出力Ｙの幅
の両端側から、各メモり１a 、１b ，１c に対応してア
ドレスａa 、ａb 、ａc を順次出す。こうして対応する
メモリから出された関数値としての出力データμa 、μ
b 、μc が、適合度と比較されていく。そして出力値の
小さい側、大きい側の各側で結論部のメンバーシップ関
数と適合度との交点に達したところで残りの領域は頭を
カットして、各最小値演算器の出力とされる。
【００２４】なお、アドレス発生の態様としては上記の
ほか、アップカウンタまたはダウンカウンタでカウント
された同じカウント値ａi のアドレスについてマルチプ
レクサ８を切り替えて、メモリ１a 、１b 、１c を一巡
した後、次のアドレスａi+1またはａi-1 へカウントア
ップまたはカウントダウンするようにしてもよい。
ほか、アップカウンタまたはダウンカウンタでカウント
された同じカウント値ａi のアドレスについてマルチプ
レクサ８を切り替えて、メモリ１a 、１b 、１c を一巡
した後、次のアドレスａi+1またはａi-1 へカウントア
ップまたはカウントダウンするようにしてもよい。
【００２５】あるいはまた、１または複数個のカウント
アップをしてアドレスしたら、次にはカウントダウン側
で１または複数個のアドレスを行ない、再びカウントア
ップ側に戻ってその次のアドレスを行なわせるなど交互
にアドレスさせることもできる。
アップをしてアドレスしたら、次にはカウントダウン側
で１または複数個のアドレスを行ない、再びカウントア
ップ側に戻ってその次のアドレスを行なわせるなど交互
にアドレスさせることもできる。
【００２６】以上のようにアドレスを切り替えながら演
算を進めると、ルールの結論部には、Ｙに関して複数の
ラベル、ここの例では「大」「中」「小」の、いずれか
がつく。したがってラベル毎に演算データを集めれば各
ルールに対して、頭切りされたデータがそろうことにな
る。
算を進めると、ルールの結論部には、Ｙに関して複数の
ラベル、ここの例では「大」「中」「小」の、いずれか
がつく。したがってラベル毎に演算データを集めれば各
ルールに対して、頭切りされたデータがそろうことにな
る。
【００２７】したがって、この実施例においても出力値
の全範囲にわたる比較演算をしないですみ、簡単な構成
のまま高速の推論演算が得られるので、レベル数やルー
ル数の増大に容易に対応することができる利点を有す
る。
の全範囲にわたる比較演算をしないですみ、簡単な構成
のまま高速の推論演算が得られるので、レベル数やルー
ル数の増大に容易に対応することができる利点を有す
る。
【００２８】
【発明の効果】以上のとおりこの発明では、結論部の最
小値の演算を、出力値の小さい側の関数値と大きい側の
関数値で交互に適合度と比較して行ない、関数値が前記
の各側から適合度に達した点までの比較によって、演算
出力を得るようにしたので、ハードウエアを大型化する
ことなく推論演算が高速化できる効果を有する。
小値の演算を、出力値の小さい側の関数値と大きい側の
関数値で交互に適合度と比較して行ない、関数値が前記
の各側から適合度に達した点までの比較によって、演算
出力を得るようにしたので、ハードウエアを大型化する
ことなく推論演算が高速化できる効果を有する。
【図１】本発明の実施例を示すブロック図である。
【図２】実施例における演算制御のフロー図である。
【図３】実施例における比較演算の説明図である。
【図４】他の実施例を示す図である。
【図５】ファジィ推論の説明図である。
【図６】従来例を示す図である。
１、１０ メモリ １a 、１b ，１c メモリ ２、２a アドレス発生部 ３、１１ 最小値演算器 ３a 、３b 、３c 最小値演算器 ４、１３ ラッチ ５ アップカウンタ ６ ダウンカウンタ ７、８ マルチプレクサ １２ 最大値演算器 Ｍ メンバーシップ関数 Ｙ 出力値 ａ アドレス ｗ 適合度 μ 出力データ ｆ 帰還信号
Claims (4)
- 【請求項１】 条件部にかかわるメンバーシップ関数を
用いて入力の適合度を演算し、複数の制御ルールに基づ
き、複数の結論部に係わるメンバーシップ関数の関数値
と前記適合度を比較し、最小値を演算出力するファジィ
推論による制御において、前記最小値の演算は、前記複
数の制御ルールに対応する出力値の小さい側の関数値と
大きい側の関数値で交互に前記適合度と比較して行な
い、関数値が前記の各側から適合度に達した点までの比
較によって、演算出力を得ることを特徴とするファジィ
制御の方法。 - 【請求項２】 前記最小値の演算は、出力値の小さい側
で大きい側へ向かって関数値が適合度に達する出力値ま
で比較した後、出力値の大きい側で小さい側へ向かって
関数値が適合度に達する出力値まで比較することを特徴
とする請求項１記載のファジィ制御の方法。 - 【請求項３】 条件部にかかわるメンバーシップ関数を
用いて入力の適合度を演算する手段と、複数の制御ルー
ルに基づき結論部に係わる複数のメンバーシップ関数を
記憶する手段と、該記憶手段に記憶されたメンバーシッ
プ関数にアクセスするアドレス発生部と、該アドレス発
生部からアクセスされたメンバーシップ関数の関数値と
前記適合度とを比較して、最小値を演算出力する最小値
演算手段を備え、前記アドレス発生部は、出力値の小さ
い側で大きいほうへ向かってアドレスをカウントアップ
するアップカウンタと、出力値の大きい側で小さいほう
へ向かってアドレスをカウントダウンするダウンカウン
タを有し、関数値が適合度に達するまで、前記最小値演
算器からの帰還信号に基づいて、前記アップカウンタお
よびダウンカウンタを交互に切り換えてアドレスを出力
することを特徴とするファジイ制御装置。 - 【請求項４】 前記アドレス発生部は、出力値の小さい
側でアップカウンタでアドレスのカウントアップを継続
し、前記最小値演算器は関数値が適合度に達すると帰還
信号を発し、該帰還信号によってアドレス発生部がダウ
ンカウンタに切り換えて、関数値が適合度に達するまで
カウントダウンを継続することを特徴とする請求項３記
載のファジイ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17746991A JPH0644077A (ja) | 1991-06-21 | 1991-06-21 | ファジィ制御の方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17746991A JPH0644077A (ja) | 1991-06-21 | 1991-06-21 | ファジィ制御の方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644077A true JPH0644077A (ja) | 1994-02-18 |
Family
ID=16031468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17746991A Withdrawn JPH0644077A (ja) | 1991-06-21 | 1991-06-21 | ファジィ制御の方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633783B1 (en) | 2000-06-06 | 2003-10-14 | Honda Giken Kogyo Kabushiki Kaisha | Fuzzy logic based control |
-
1991
- 1991-06-21 JP JP17746991A patent/JPH0644077A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633783B1 (en) | 2000-06-06 | 2003-10-14 | Honda Giken Kogyo Kabushiki Kaisha | Fuzzy logic based control |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |