JPH0644178A - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JPH0644178A JPH0644178A JP19706992A JP19706992A JPH0644178A JP H0644178 A JPH0644178 A JP H0644178A JP 19706992 A JP19706992 A JP 19706992A JP 19706992 A JP19706992 A JP 19706992A JP H0644178 A JPH0644178 A JP H0644178A
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- JP
- Japan
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- processor
- interrupt
- interrupt request
- state
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- Pending
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Abstract
(57)【要約】
【目的】各プロセッサに割込むタイミングを時分割にす
ることにより、割込み要求ラインを各割込みレベルに対
して１本とし、割込み要求ライン数を減少させる。 【構成】マルチプロセッサ・システムにおける各プロセ
ッサ部分に、プロセッサ番号に対応した値を循環カウン
トするステートカウンタと、プロセッサからの割込み要
求を割込み先のプロセッサ番号として一時保持し、ステ
ートカウンタの値がプロセッサ番号と等しくなったとき
に割込み要求ラインをアサートしする割込みリクエスタ
と、自身のプロセッサのプロセッサ番号とステータスカ
ウンタの値が等しく、さらに割込み要求ラインがアサー
トされていた場合にだけ、プロセッサに対して割込み要
求を発生する機能を有する割込み制御装置を備え、前記
ステートカウンタをすべて同期して動作させ、各プロセ
ッサに割込むタイミングをプロセッサの個数で時分割し
て割込み要求発生のタイミングでいずれのプロセッサに
対する割込み要求であるかを判断できるように構成す
る。
ることにより、割込み要求ラインを各割込みレベルに対
して１本とし、割込み要求ライン数を減少させる。 【構成】マルチプロセッサ・システムにおける各プロセ
ッサ部分に、プロセッサ番号に対応した値を循環カウン
トするステートカウンタと、プロセッサからの割込み要
求を割込み先のプロセッサ番号として一時保持し、ステ
ートカウンタの値がプロセッサ番号と等しくなったとき
に割込み要求ラインをアサートしする割込みリクエスタ
と、自身のプロセッサのプロセッサ番号とステータスカ
ウンタの値が等しく、さらに割込み要求ラインがアサー
トされていた場合にだけ、プロセッサに対して割込み要
求を発生する機能を有する割込み制御装置を備え、前記
ステートカウンタをすべて同期して動作させ、各プロセ
ッサに割込むタイミングをプロセッサの個数で時分割し
て割込み要求発生のタイミングでいずれのプロセッサに
対する割込み要求であるかを判断できるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ・シ
ステムにおける割込み制御方式の改良に関するものであ
る。
ステムにおける割込み制御方式の改良に関するものであ
る。
【０００２】
【従来の技術】一般にプロセッサの割込み要求ライン
は、その割込みレベルの数だけ必要とされている。した
がって複数のプロセッサを同一バス上に接続したマルチ
プロセッサ・システムでは、（単一プロセッサの割込み
レベル数）×（搭載されているプロセッサの個数）だけ
割込み要求ラインの本数（割込みライン数）が必要とな
る。従来のマルチプロセッサ・システムでは、この（単
一プロセッサの割込みレベル数）×（搭載されているプ
ロセッサの数）分だけの割込み要求ラインをシステムバ
ス（信号ライン）に包含していた。
は、その割込みレベルの数だけ必要とされている。した
がって複数のプロセッサを同一バス上に接続したマルチ
プロセッサ・システムでは、（単一プロセッサの割込み
レベル数）×（搭載されているプロセッサの個数）だけ
割込み要求ラインの本数（割込みライン数）が必要とな
る。従来のマルチプロセッサ・システムでは、この（単
一プロセッサの割込みレベル数）×（搭載されているプ
ロセッサの数）分だけの割込み要求ラインをシステムバ
ス（信号ライン）に包含していた。
【０００３】
【発明が解決しようとする課題】しかしながら、プロセ
ッサが１個増加するごとに（単一プロセッサの割込みレ
ベル数）分だけの割込み要求ラインが増加し、システム
バスが多大なものになってしまう。搭載するプロセッサ
の個数によっては、マルチプロセッサ・システムの構築
が物理的に困難なものになりかねない。これは、パフォ
ーマンスの向上を図るためにプロセッサ数を増加させる
というマルチプロセッサ・システム本来の目的を妨げる
ものである。この欠点を解消するものとして、メッセー
ジ伝達による割込み方式があるが、この方式ではバス制
御が複雑になったり、スループットが良くない等の問題
がある。本発明の目的は、このような点に鑑みてなされ
たもので、各プロセッサに割込むタイミングを時分割に
することにより、割込み要求ラインを各割込みレベルに
対して１本とし、割込み要求ライン数を減少させ、シス
テムバスの信号ライン数を減少させることのできる割込
み制御装置を提供することにある。
ッサが１個増加するごとに（単一プロセッサの割込みレ
ベル数）分だけの割込み要求ラインが増加し、システム
バスが多大なものになってしまう。搭載するプロセッサ
の個数によっては、マルチプロセッサ・システムの構築
が物理的に困難なものになりかねない。これは、パフォ
ーマンスの向上を図るためにプロセッサ数を増加させる
というマルチプロセッサ・システム本来の目的を妨げる
ものである。この欠点を解消するものとして、メッセー
ジ伝達による割込み方式があるが、この方式ではバス制
御が複雑になったり、スループットが良くない等の問題
がある。本発明の目的は、このような点に鑑みてなされ
たもので、各プロセッサに割込むタイミングを時分割に
することにより、割込み要求ラインを各割込みレベルに
対して１本とし、割込み要求ライン数を減少させ、シス
テムバスの信号ライン数を減少させることのできる割込
み制御装置を提供することにある。
【０００４】
【課題を解決するための手段】マルチプロセッサ・シス
テムの各プロセッサ部分は、現在のステートがどのプロ
セッサに対する割込みを許可している状態なのかを認識
できるようにプロセッサ番号に対応した値を循環カウン
トするステートカウンタと、プロセッサからの割込み要
求を割込み先のプロセッサ番号として一時保持し、ステ
ートカウンタの値がプロセッサ番号と等しくなったとき
に割込み要求ラインをアサートしする割込みリクエスタ
と、自身のプロセッサのプロセッサ番号とステータスカ
ウンタの値が等しく、さらに割込み要求ラインがアサー
トされていた場合にだけ、プロセッサに対して割込み要
求を発生する機能を有する割込み制御装置を有し、前記
ステートカウンタをすべて同期して動作させ、各プロセ
ッサに割込むタイミングをプロセッサの個数で時分割し
て割込み要求の発生したタイミングでいずれのプロセッ
サに対する割込み要求であるかを判断して割込み要求を
発生できるように構成したことを特徴とする。
テムの各プロセッサ部分は、現在のステートがどのプロ
セッサに対する割込みを許可している状態なのかを認識
できるようにプロセッサ番号に対応した値を循環カウン
トするステートカウンタと、プロセッサからの割込み要
求を割込み先のプロセッサ番号として一時保持し、ステ
ートカウンタの値がプロセッサ番号と等しくなったとき
に割込み要求ラインをアサートしする割込みリクエスタ
と、自身のプロセッサのプロセッサ番号とステータスカ
ウンタの値が等しく、さらに割込み要求ラインがアサー
トされていた場合にだけ、プロセッサに対して割込み要
求を発生する機能を有する割込み制御装置を有し、前記
ステートカウンタをすべて同期して動作させ、各プロセ
ッサに割込むタイミングをプロセッサの個数で時分割し
て割込み要求の発生したタイミングでいずれのプロセッ
サに対する割込み要求であるかを判断して割込み要求を
発生できるように構成したことを特徴とする。
【０００５】
【作用】ステートカウンタでプロセッサ番号を循環的に
発生させ、これに応じて各プロセッサに割込むタイミン
グを調整する。割込みリクエスタではプロセッサからの
割込み要求を割込み先のプロセッサ番号として記憶し、
ステートカウンタの値がプロセッサ番号と等しくなった
とき割込み要求ラインをアサートする。割込み制御装置
は、自身のプロセッサの番号とステートカウンタの値が
等しくなり、かつ割込み要求ラインがアサートされてい
る場合に、自身のプロセッサに割込み要求を行なう。こ
れにより、割込み要求ライン数はプロセッサの個数に関
係なく割込みのレベル数だけで済み、従来の方式に比べ
てライン数を減らすことができる。
発生させ、これに応じて各プロセッサに割込むタイミン
グを調整する。割込みリクエスタではプロセッサからの
割込み要求を割込み先のプロセッサ番号として記憶し、
ステートカウンタの値がプロセッサ番号と等しくなった
とき割込み要求ラインをアサートする。割込み制御装置
は、自身のプロセッサの番号とステートカウンタの値が
等しくなり、かつ割込み要求ラインがアサートされてい
る場合に、自身のプロセッサに割込み要求を行なう。こ
れにより、割込み要求ライン数はプロセッサの個数に関
係なく割込みのレベル数だけで済み、従来の方式に比べ
てライン数を減らすことができる。
【０００６】
【実施例】以下本発明を詳細に説明する。図１は本発明
に係るマルチプロセッサ・システムに使用される割込み
制御装置の一実施例を示す要部構成図である。図１は４
個のプロセッサを搭載したマルチプロセッサ・システム
の例であり、各プロセッサの割込み要求レベルは２段階
（レベル０とレベル１）の場合を例にとってある。図に
おいて、１００，１１０，１２０，１３０は同一構成の
プロセッサ部分、２００はシステムバスである。以下プ
ロセッサ部分１００について説明するが、他のプロセッ
サ部分もこれに同様である。
に係るマルチプロセッサ・システムに使用される割込み
制御装置の一実施例を示す要部構成図である。図１は４
個のプロセッサを搭載したマルチプロセッサ・システム
の例であり、各プロセッサの割込み要求レベルは２段階
（レベル０とレベル１）の場合を例にとってある。図に
おいて、１００，１１０，１２０，１３０は同一構成の
プロセッサ部分、２００はシステムバスである。以下プ
ロセッサ部分１００について説明するが、他のプロセッ
サ部分もこれに同様である。
【０００７】プロセッサ部分１００において、１０１は
中央処理装置（以下プロセッサと言う。なお、このプロ
セッサをＣＰＵ＃０とする）、１０２は割込みリクエス
タ、１０３はステートカウンタ、１０４は割込み制御装
置である。システムバス２００については、簡略化のた
め図では２本の割込み要求ラインのみを示してある。プ
ロセッサ１０１からの割込み要求は、割込みリクエスタ
１０２を介して割込み要求ライン２００（レベル０とレ
ベル１）に出力され、割込み要求ラインからのプロセッ
サに対する割込み要求は割込み制御装置１０４を介して
行なわれる。割込み要求ライン２００はすべての割込み
リクエスタと割込み制御装置にワイヤードＯＲの形で接
続されている。
中央処理装置（以下プロセッサと言う。なお、このプロ
セッサをＣＰＵ＃０とする）、１０２は割込みリクエス
タ、１０３はステートカウンタ、１０４は割込み制御装
置である。システムバス２００については、簡略化のた
め図では２本の割込み要求ラインのみを示してある。プ
ロセッサ１０１からの割込み要求は、割込みリクエスタ
１０２を介して割込み要求ライン２００（レベル０とレ
ベル１）に出力され、割込み要求ラインからのプロセッ
サに対する割込み要求は割込み制御装置１０４を介して
行なわれる。割込み要求ライン２００はすべての割込み
リクエスタと割込み制御装置にワイヤードＯＲの形で接
続されている。
【０００８】割込みリクエスタ１０２と割込み制御装置
１０４は、ステートカウンタ１０３と接続されており、
このステータスカウンタの状態によって割込みリクエス
タ１０２は目的のプロセッサに対して割込み要求を出力
することができるかどうかを判断し、他方割込み制御装
置１０４は接続されているプロセッサに対する割込みで
あるかどうかを判断する。各プロセッサ部分のステート
カウンタ１０３，１１３，１２３，１３３は同期して動
作し、現在のステートがどのプロセッサに対する割込み
を許可している状態なのかを認識するために、０→１→
２→３→０→１→２→３→・・・と循環するカウントを
行なう。
１０４は、ステートカウンタ１０３と接続されており、
このステータスカウンタの状態によって割込みリクエス
タ１０２は目的のプロセッサに対して割込み要求を出力
することができるかどうかを判断し、他方割込み制御装
置１０４は接続されているプロセッサに対する割込みで
あるかどうかを判断する。各プロセッサ部分のステート
カウンタ１０３，１１３，１２３，１３３は同期して動
作し、現在のステートがどのプロセッサに対する割込み
を許可している状態なのかを認識するために、０→１→
２→３→０→１→２→３→・・・と循環するカウントを
行なう。
【０００９】割込みリクエスタ１０２は、プロセッサか
らの割込み要求（どのプロセッサに割込み要求をする
か）を割込み先のプロセッサ番号として一時保持し、ス
テートカウンタ１０３の値が保持したプロセッサ番号と
等しくなったとき割込み要求ラインをアサートする。割
込み制御装置１０４は、割込み制御装置が接続されてい
るプロセッサ番号とステータスカウンタ１０３の値が等
しく、さらに割込み要求ラインがアサートされていた場
合にだけ、プロセッサに対して割込み要求を発生する機
能を有する。
らの割込み要求（どのプロセッサに割込み要求をする
か）を割込み先のプロセッサ番号として一時保持し、ス
テートカウンタ１０３の値が保持したプロセッサ番号と
等しくなったとき割込み要求ラインをアサートする。割
込み制御装置１０４は、割込み制御装置が接続されてい
るプロセッサ番号とステータスカウンタ１０３の値が等
しく、さらに割込み要求ラインがアサートされていた場
合にだけ、プロセッサに対して割込み要求を発生する機
能を有する。
【００１０】このような構成における割込みに関する動
作を次に説明する。なお、図２は割込み要求のタイミン
グを説明するためのタイムチャートである。各プロセッ
サへの割込みタイミングをこの場合には４つに時分割し
てある。図２における丸囲みの数値（以下丸囲みの数値
０を丸０、数値１を丸１、数値２を丸２、数値３を丸３
と略記する）はステートカウンタの値である。そして丸
０，丸１，丸２，丸３で示す期間が、ＣＰＵ＃０，ＣＰ
Ｕ＃１，ＣＰＵ＃２，ＣＰＵ＃３に対する割込み要求を
発生させるタイミングである。
作を次に説明する。なお、図２は割込み要求のタイミン
グを説明するためのタイムチャートである。各プロセッ
サへの割込みタイミングをこの場合には４つに時分割し
てある。図２における丸囲みの数値（以下丸囲みの数値
０を丸０、数値１を丸１、数値２を丸２、数値３を丸３
と略記する）はステートカウンタの値である。そして丸
０，丸１，丸２，丸３で示す期間が、ＣＰＵ＃０，ＣＰ
Ｕ＃１，ＣＰＵ＃２，ＣＰＵ＃３に対する割込み要求を
発生させるタイミングである。
【００１１】それぞれのＣＰＵに対する割込み要求の方
法は次の通りである。ただし、割込み要求信号は、アク
ティブ・ロウとして説明する。 ａ）ＣＰＵ＃０にレベル０の割込み要求を発生させる場
合（図２のａで示す部分） ＣＰＵ＃０に対する割込み要求を保持しているいずれか
の割込みリクエストが丸０のタイミングのときに割込み
要求ライン（レベル０）をアサートする。ＣＰＵ＃０に
接続した割込み制御装置１０４はステートカウンタ１０
３の値と接続されているプロセッサ番号が等しく、かつ
割込み要求ライン（レベル０）がアサートされているの
で、ＣＰＵ＃０に対して割込み要求を発生する。他のプ
ロセッサに対する割込み要求も上記と同様な動作により
行なわれ、
法は次の通りである。ただし、割込み要求信号は、アク
ティブ・ロウとして説明する。 ａ）ＣＰＵ＃０にレベル０の割込み要求を発生させる場
合（図２のａで示す部分） ＣＰＵ＃０に対する割込み要求を保持しているいずれか
の割込みリクエストが丸０のタイミングのときに割込み
要求ライン（レベル０）をアサートする。ＣＰＵ＃０に
接続した割込み制御装置１０４はステートカウンタ１０
３の値と接続されているプロセッサ番号が等しく、かつ
割込み要求ライン（レベル０）がアサートされているの
で、ＣＰＵ＃０に対して割込み要求を発生する。他のプ
ロセッサに対する割込み要求も上記と同様な動作により
行なわれ、
【００１２】ｂ）ＣＰＵ＃１にレベル０の割込み要求を
発生させる場合が図２におけるｂで示す部分、 ｃ）ＣＰＵ＃２にレベル０の割込み要求を発生させる場
合が図２におけるｃで示す部分、 ｄ）ＣＰＵ＃３にレベル０の割込み要求を発生させる場
合が図２におけるｄで示す部分、 ｅ）ＣＰＵ＃０にレベル１の割込み要求を発生させる場
合が図２におけるｅで示す部分、 ｆ）ＣＰＵ＃１にレベル１の割込み要求を発生させる場
合が図２におけるｆで示す部分、 ｇ）ＣＰＵ＃２にレベル１の割込み要求を発生させる場
合が図２におけるｇで示す部分、 ｈ）ＣＰＵ＃３にレベル１の割込み要求を発生させる場
合が図２におけるｈで示す部分 である。図２からも分かるように割込み要求ラインは各
プロセッサの割込みレベル数だけであり、プロセッサの
個数には依存しない。
発生させる場合が図２におけるｂで示す部分、 ｃ）ＣＰＵ＃２にレベル０の割込み要求を発生させる場
合が図２におけるｃで示す部分、 ｄ）ＣＰＵ＃３にレベル０の割込み要求を発生させる場
合が図２におけるｄで示す部分、 ｅ）ＣＰＵ＃０にレベル１の割込み要求を発生させる場
合が図２におけるｅで示す部分、 ｆ）ＣＰＵ＃１にレベル１の割込み要求を発生させる場
合が図２におけるｆで示す部分、 ｇ）ＣＰＵ＃２にレベル１の割込み要求を発生させる場
合が図２におけるｇで示す部分、 ｈ）ＣＰＵ＃３にレベル１の割込み要求を発生させる場
合が図２におけるｈで示す部分 である。図２からも分かるように割込み要求ラインは各
プロセッサの割込みレベル数だけであり、プロセッサの
個数には依存しない。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
各プロセッサに割込むタイミングを時分割することによ
り、プロセッサの個数に関係なく各割込みレベルに対し
て割込み要求ラインを１本で済ませることができ、従来
の方式に比べて割込み要求ライン数を少なくすることが
できる。そして、よりプロセッサ数の多いマルチプロセ
ッサ・システムの構築も容易に実現できるという効果も
ある。
各プロセッサに割込むタイミングを時分割することによ
り、プロセッサの個数に関係なく各割込みレベルに対し
て割込み要求ラインを１本で済ませることができ、従来
の方式に比べて割込み要求ライン数を少なくすることが
できる。そして、よりプロセッサ数の多いマルチプロセ
ッサ・システムの構築も容易に実現できるという効果も
ある。
【図１】本発明に係る割込み制御装置の一実施例を示す
要部構成図である。
要部構成図である。
【図２】割込み要求のタイミングを説明するためのタイ
ムチャートである。
ムチャートである。
１００ プロセッサ部分 １１０ プロセッサ部分 １２０ プロセッサ部分 １３０ プロセッサ部分 １０１ プロセッサ １０２ 割込みリクエスタ １０３ ステートカウンタ １０４ 割込み制御装置 ２００ システムバス
Claims (1)
- 【請求項１】プロセッサを含むプロセッサ部分が同一の
システムバスに複数個接続されるマルチプロセッサ・シ
ステムにおける割込み制御装置であって、 前記各プロセッサ部分は、 現在のステートがどのプロセッサに対する割込みを許可
している状態なのかを認識できるようにプロセッサ番号
に対応した値を循環カウントするステートカウンタと、 プロセッサからの割込み要求を割込み先のプロセッサ番
号として一時保持し、前記ステートカウンタの値が前記
保持したプロセッサ番号と等しくなったとき割込み要求
ラインをアサートする割込みリクエスタと、 自身のプロセッサに付与されたプロセッサ番号と前記ス
テータスカウンタの値が等しく、さらに割込み要求ライ
ンがアサートされていた場合にだけ、プロセッサに対し
て割込み要求を発生する機能を有する割込み制御装置を
有し、 前記ステートカウンタをすべて同期して動作させ、各プ
ロセッサに割込むタイミングをプロセッサの個数で時分
割して割込み要求の発生したタイミングでいずれのプロ
セッサに対する割込み要求であるかを判断して割込み要
求を発生できるように構成したことを特徴とする制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706992A JPH0644178A (ja) | 1992-07-23 | 1992-07-23 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706992A JPH0644178A (ja) | 1992-07-23 | 1992-07-23 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644178A true JPH0644178A (ja) | 1994-02-18 |
Family
ID=16368200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19706992A Pending JPH0644178A (ja) | 1992-07-23 | 1992-07-23 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644178A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381403B1 (ko) * | 1995-06-23 | 2003-07-18 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터의웨이크업장치 |
| US9949377B2 (en) | 2012-01-10 | 2018-04-17 | Hzo, Inc. | Electronic devices with internal moisture-resistant coatings |
-
1992
- 1992-07-23 JP JP19706992A patent/JPH0644178A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381403B1 (ko) * | 1995-06-23 | 2003-07-18 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터의웨이크업장치 |
| US9949377B2 (en) | 2012-01-10 | 2018-04-17 | Hzo, Inc. | Electronic devices with internal moisture-resistant coatings |
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