JPH0644628B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH0644628B2 JPH0644628B2 JP61153526A JP15352686A JPH0644628B2 JP H0644628 B2 JPH0644628 B2 JP H0644628B2 JP 61153526 A JP61153526 A JP 61153526A JP 15352686 A JP15352686 A JP 15352686A JP H0644628 B2 JPH0644628 B2 JP H0644628B2
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- JP
- Japan
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- gate
- insulating film
- gate insulating
- erase
- forming
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ、特に電気的消去・再書込み可能
型の読出し専用メモリ(EEPROM)およびその製造方法に係
り、特に三層ゲート構造を有して全メモリセルを同時
（一括）消去可能なEEPROMの消去ゲート上の絶縁膜およ
びその形成方法に関する。
型の読出し専用メモリ(EEPROM)およびその製造方法に係
り、特に三層ゲート構造を有して全メモリセルを同時
（一括）消去可能なEEPROMの消去ゲート上の絶縁膜およ
びその形成方法に関する。
（従来の技術） 第４図は従来の同時消去可能なEEPROMにおける１個のメ
モリセルを取り出してそのチャネル幅方向に沿う断面構
造を示している。４０は半導体基板であり、メモリセル
トランジスタのドレイン領域、ソース領域、チャネル領
域が形成されると共に素子分離領域（メモリセル分離領
域）としてフィールド酸化膜４１が形成されており、上
記基板４０上には三層ポリシリコンゲート構造が設けら
れている。即ち、メモリセルトランジスタのチャネル領
域上には第１のゲート絶縁膜４２を介してポリシリコン
からなるフローティングゲート４３が形成されており、
このフローティングゲート４３の一端部下面はフィール
ド酸化膜４１上に接して形成されているポリシリコンか
らなる消去ゲート４４の上面に第２のゲート絶縁膜４５
を介して対向している。そして、上記フローティングゲ
ート４３上に第３のゲート絶縁膜４６を介してポリシリ
コンからなるコントロールゲート４７が形成されてお
り、このコントロールゲート４７上に層間絶縁膜が形成
されている。
モリセルを取り出してそのチャネル幅方向に沿う断面構
造を示している。４０は半導体基板であり、メモリセル
トランジスタのドレイン領域、ソース領域、チャネル領
域が形成されると共に素子分離領域（メモリセル分離領
域）としてフィールド酸化膜４１が形成されており、上
記基板４０上には三層ポリシリコンゲート構造が設けら
れている。即ち、メモリセルトランジスタのチャネル領
域上には第１のゲート絶縁膜４２を介してポリシリコン
からなるフローティングゲート４３が形成されており、
このフローティングゲート４３の一端部下面はフィール
ド酸化膜４１上に接して形成されているポリシリコンか
らなる消去ゲート４４の上面に第２のゲート絶縁膜４５
を介して対向している。そして、上記フローティングゲ
ート４３上に第３のゲート絶縁膜４６を介してポリシリ
コンからなるコントロールゲート４７が形成されてお
り、このコントロールゲート４７上に層間絶縁膜が形成
されている。
上記構造のEEPROMセルの動作原理は公知であり、通常の
EPROM（紫外線消去・再書込み可能型読出し専用メモ
リ）のメモリセルと同様に、書込みに際しては選択した
メモリセルのドレインおよびコントロールゲート４７に
高電圧（書込み電圧）を印加してホットエレクトロンを
フローティングゲート４３に注入してセルトランジスタ
の閾値電圧を変化させるものであり、消去に際しては消
去ゲート４４に高電圧（消去電圧）を印加してその電界
によりフローティングゲート４３からエレクトロンを放
出させるものであり、全てのメモリセルに同時に消去電
圧を印加することによって全セルを同時に消去すること
が可能である。
EPROM（紫外線消去・再書込み可能型読出し専用メモ
リ）のメモリセルと同様に、書込みに際しては選択した
メモリセルのドレインおよびコントロールゲート４７に
高電圧（書込み電圧）を印加してホットエレクトロンを
フローティングゲート４３に注入してセルトランジスタ
の閾値電圧を変化させるものであり、消去に際しては消
去ゲート４４に高電圧（消去電圧）を印加してその電界
によりフローティングゲート４３からエレクトロンを放
出させるものであり、全てのメモリセルに同時に消去電
圧を印加することによって全セルを同時に消去すること
が可能である。
なお、従来、前記第２のゲート絶縁膜４５を形成するた
めに消去ゲート４４の形成後に高温（たとえば１０００
℃）での熱酸化を行なっており、前記第３のゲート絶縁
膜４６を形成するためにフローティングゲート４３の形
成後に上記と同様に高温での熱酸化を行なっている。こ
の場合、第３のゲート絶縁膜４６は書込みによってフロ
ーティングゲート４３に注入されたエレクトロンを有効
に保持するためには絶縁性の高いことが好ましく、上記
形成方法によって一定以上の膜厚を形成することによっ
て所要の絶縁性が得られる。
めに消去ゲート４４の形成後に高温（たとえば１０００
℃）での熱酸化を行なっており、前記第３のゲート絶縁
膜４６を形成するためにフローティングゲート４３の形
成後に上記と同様に高温での熱酸化を行なっている。こ
の場合、第３のゲート絶縁膜４６は書込みによってフロ
ーティングゲート４３に注入されたエレクトロンを有効
に保持するためには絶縁性の高いことが好ましく、上記
形成方法によって一定以上の膜厚を形成することによっ
て所要の絶縁性が得られる。
ところで、消去特性の良し悪しは、前記第２のゲート絶
縁膜４５の膜質、膜厚および消去ゲート４４、フローテ
ィングゲート４３の加工条件等によって決定される。即
ち、消去特性を向上させるためには、第２のゲート絶縁
膜４５の膜厚を薄くしてフローティングゲート４３と消
去ゲート４４との間にかかる電界を大きくすることが肝
要である。また、誤消去や誤書込み、書込み・消去の繰
り返しによる絶縁膜の疲労破壊を抑えるためには、第２
のゲート絶縁膜４５の膜厚を厚くする必要がある。ま
た、消去特性を向上するためには、第２のゲート絶縁膜
４５の絶縁性が小さい方が望ましいが、上記第２のゲー
ト絶縁膜４５の形成に際して消去ゲート４４の高温によ
る熱酸化を行なうので消去ゲート４４の表面が滑らかに
なり、第２のゲート絶縁膜４５の絶縁性が大きくなって
しまう。
縁膜４５の膜質、膜厚および消去ゲート４４、フローテ
ィングゲート４３の加工条件等によって決定される。即
ち、消去特性を向上させるためには、第２のゲート絶縁
膜４５の膜厚を薄くしてフローティングゲート４３と消
去ゲート４４との間にかかる電界を大きくすることが肝
要である。また、誤消去や誤書込み、書込み・消去の繰
り返しによる絶縁膜の疲労破壊を抑えるためには、第２
のゲート絶縁膜４５の膜厚を厚くする必要がある。ま
た、消去特性を向上するためには、第２のゲート絶縁膜
４５の絶縁性が小さい方が望ましいが、上記第２のゲー
ト絶縁膜４５の形成に際して消去ゲート４４の高温によ
る熱酸化を行なうので消去ゲート４４の表面が滑らかに
なり、第２のゲート絶縁膜４５の絶縁性が大きくなって
しまう。
上述したように第２のゲート絶縁膜４５の膜厚に対する
消去特性の向上面での要求と誤消去、誤書込み疲労破壊
の防止面での要求とは相反しており、これらの要求を満
たすことが課題とされていた。また、上記第２のゲート
絶縁膜４５として望ましい膜質を得るための形成方法の
具体化が課題とされていた。
消去特性の向上面での要求と誤消去、誤書込み疲労破壊
の防止面での要求とは相反しており、これらの要求を満
たすことが課題とされていた。また、上記第２のゲート
絶縁膜４５として望ましい膜質を得るための形成方法の
具体化が課題とされていた。
（発明が解決しようとする問題点） 本発明は、上記したような消去ゲートとフローティング
ゲートとの間のゲート絶縁膜に対する要求を満たすゲー
ト絶縁膜を形成し得る電気的消去・再書込み可能型の不
揮発性半導体記憶装置の製造方法を提供するものであ
る。
ゲートとの間のゲート絶縁膜に対する要求を満たすゲー
ト絶縁膜を形成し得る電気的消去・再書込み可能型の不
揮発性半導体記憶装置の製造方法を提供するものであ
る。
（問題点を解決するための手段） 本発明のＥＥＰＲＯＭの製造方法は、半導体基板の表面
にメモリセルトランジスタの各領域を形成したのち半導
体基板上に三層構造のゲートを形成する際、メモリセル
分離領域用のフィールド酸化膜上に直接にポリシリコン
からなる消去ゲートを形成し、次に熱酸化法により上記
消去ゲート上にゲート絶縁膜を形成し、次に半導体基板
上でメモリセルトランジスタのチャネル領域および前記
消去ゲートに対向するようにポリシリコンからなるフロ
ーティングゲートを形成し、次に前記消去ゲート上のゲ
ート絶縁膜を形成する際の熱酸化法より高温の熱酸化法
により上記フローティングゲート上にゲート絶縁膜を形
成し、次に上記フローティングゲートに対向するように
コントロールゲートを形成するようにし、前記消去ゲー
ト上のゲート絶縁膜の形成に際してその膜厚をフローテ
ィングゲート上のゲート絶縁膜の膜厚のほぼ1/4以上1/2
以下となるように設定制御することを特徴とするもので
ある。
にメモリセルトランジスタの各領域を形成したのち半導
体基板上に三層構造のゲートを形成する際、メモリセル
分離領域用のフィールド酸化膜上に直接にポリシリコン
からなる消去ゲートを形成し、次に熱酸化法により上記
消去ゲート上にゲート絶縁膜を形成し、次に半導体基板
上でメモリセルトランジスタのチャネル領域および前記
消去ゲートに対向するようにポリシリコンからなるフロ
ーティングゲートを形成し、次に前記消去ゲート上のゲ
ート絶縁膜を形成する際の熱酸化法より高温の熱酸化法
により上記フローティングゲート上にゲート絶縁膜を形
成し、次に上記フローティングゲートに対向するように
コントロールゲートを形成するようにし、前記消去ゲー
ト上のゲート絶縁膜の形成に際してその膜厚をフローテ
ィングゲート上のゲート絶縁膜の膜厚のほぼ1/4以上1/2
以下となるように設定制御することを特徴とするもので
ある。
（作 用） 上記ＥＥＰＲＯＭの製造方法によれば、消去ゲート上の
ゲート絶縁膜を形成する際に、消去特性の向上および疲
労破壊の防止の面で適切な膜厚となるように形成してお
り、しかもフローティングゲート上のゲート絶縁膜を形
成する際の温度より低温の熱酸化法を用いているので、
消去ゲート上のゲート絶縁膜の膜質として絶縁性の低い
ものが得られるようになり、消去特性が向上する。
ゲート絶縁膜を形成する際に、消去特性の向上および疲
労破壊の防止の面で適切な膜厚となるように形成してお
り、しかもフローティングゲート上のゲート絶縁膜を形
成する際の温度より低温の熱酸化法を用いているので、
消去ゲート上のゲート絶縁膜の膜質として絶縁性の低い
ものが得られるようになり、消去特性が向上する。
（実施例） 以下、図面を参照して本発明のEEPROMの製造方法の一実
施例について詳細に説明する。
施例について詳細に説明する。
第１図(a)乃至(c)はEEPROMの三層ポリシリコンゲート構
造の形成工程の各段階における半導体ウエハ断面構造を
示している。即ち、第１図(a)に示すように、半導体基
板（たとえばシリコン基板）１の表面にメモリセル分離
領域用のフィールド酸化膜２を形成し、さらにメモリセ
ルトランジスタのチャネル領域の両側にドレイン領域お
よびソース領域を形成したのち、基板表面上に第１のゲ
ート絶縁膜３を高温酸化法により形成する。次に、基板
上全面にＣＶＤ法（化学気相成長法）によりポリシリコ
ン膜を一定の膜厚となるように堆積形成したのち、フィ
ールド酸化膜２上の一部に消去ゲート４を残すように上
記ポリシリコン膜のエッチングを行なう。次に、たとえ
ば９５０℃による熱酸化法により基板上全面を熱酸化
し、消去ゲート４上に一定の膜厚の第２のゲート絶縁膜
５を形成する。この場合、熱酸化のための酸化雰囲気中
に所定の割合で不活性ガス（たとえばＮ２ガス、Ａｒガ
ス）を混合した希釈酸化法を用いれば上記第２のゲート
絶縁膜５として一定の膜厚を安定に形成することが可能
になる。次に、第１図(b)に示すように、基板上全面に
ＣＶＤ法によりポリシリコン膜を一定の膜厚となるよう
に堆積形成したのち、メモリセルトランジスタのチャネ
ル領域の上方からフィールド酸化膜２上の一部および消
去ゲート４の一部の上方にわたってフローティングゲー
ト６を残すように上記ポリシリコン膜のエッチングを行
なう。次に、高温（たとえば1000℃）による熱酸化法に
より基板上面を熱酸化し、フローティングゲート６上に
一定の膜厚の第３のゲート絶縁膜７を形成する。この場
合、前述したような不活性ガスを用いた希釈酸化法を用
いれば上記ゲート絶縁膜を一定の膜厚となるように安定
に形成することが可能になる。次に、第１図(c)に示す
ように、基板上全面にＣＶＤ法によりポリシリコン膜を
一定の膜厚となるように堆積形成したのち、前記フロー
ティングゲート６に対向するコントロールゲート８を残
すように上記ポリシリコン膜のエッチングを行なう。そ
の後、ＣＶＤ法により基板上面に層間絶縁膜を堆積形成
し、前記コントロールゲート８とのコンタクトをとるた
めのコンタクトホールおよび前記消去ゲート４とのコン
タクトをとるためのコンタクトホールを開孔し、金属膜
（たとえばアルミニウム膜）を蒸着形成したのち配線パ
ターニングを行なう。
造の形成工程の各段階における半導体ウエハ断面構造を
示している。即ち、第１図(a)に示すように、半導体基
板（たとえばシリコン基板）１の表面にメモリセル分離
領域用のフィールド酸化膜２を形成し、さらにメモリセ
ルトランジスタのチャネル領域の両側にドレイン領域お
よびソース領域を形成したのち、基板表面上に第１のゲ
ート絶縁膜３を高温酸化法により形成する。次に、基板
上全面にＣＶＤ法（化学気相成長法）によりポリシリコ
ン膜を一定の膜厚となるように堆積形成したのち、フィ
ールド酸化膜２上の一部に消去ゲート４を残すように上
記ポリシリコン膜のエッチングを行なう。次に、たとえ
ば９５０℃による熱酸化法により基板上全面を熱酸化
し、消去ゲート４上に一定の膜厚の第２のゲート絶縁膜
５を形成する。この場合、熱酸化のための酸化雰囲気中
に所定の割合で不活性ガス（たとえばＮ２ガス、Ａｒガ
ス）を混合した希釈酸化法を用いれば上記第２のゲート
絶縁膜５として一定の膜厚を安定に形成することが可能
になる。次に、第１図(b)に示すように、基板上全面に
ＣＶＤ法によりポリシリコン膜を一定の膜厚となるよう
に堆積形成したのち、メモリセルトランジスタのチャネ
ル領域の上方からフィールド酸化膜２上の一部および消
去ゲート４の一部の上方にわたってフローティングゲー
ト６を残すように上記ポリシリコン膜のエッチングを行
なう。次に、高温（たとえば1000℃）による熱酸化法に
より基板上面を熱酸化し、フローティングゲート６上に
一定の膜厚の第３のゲート絶縁膜７を形成する。この場
合、前述したような不活性ガスを用いた希釈酸化法を用
いれば上記ゲート絶縁膜を一定の膜厚となるように安定
に形成することが可能になる。次に、第１図(c)に示す
ように、基板上全面にＣＶＤ法によりポリシリコン膜を
一定の膜厚となるように堆積形成したのち、前記フロー
ティングゲート６に対向するコントロールゲート８を残
すように上記ポリシリコン膜のエッチングを行なう。そ
の後、ＣＶＤ法により基板上面に層間絶縁膜を堆積形成
し、前記コントロールゲート８とのコンタクトをとるた
めのコンタクトホールおよび前記消去ゲート４とのコン
タクトをとるためのコンタクトホールを開孔し、金属膜
（たとえばアルミニウム膜）を蒸着形成したのち配線パ
ターニングを行なう。
そして、本実施例においては、書込み電圧、消去電圧と
してたとえば21.0Ｖ、読出し電圧として5.0Ｖを使用す
るEEPROMセルを形成するために前記第３のゲート絶縁膜
７の膜厚を約７５０Åとし、第２のゲート絶縁膜５の膜
厚を上記第３のゲート絶縁膜７の膜厚の1/4以上から1/2
以下までの範囲内（たとえば２５０Å）に設定してい
る。
してたとえば21.0Ｖ、読出し電圧として5.0Ｖを使用す
るEEPROMセルを形成するために前記第３のゲート絶縁膜
７の膜厚を約７５０Åとし、第２のゲート絶縁膜５の膜
厚を上記第３のゲート絶縁膜７の膜厚の1/4以上から1/2
以下までの範囲内（たとえば２５０Å）に設定してい
る。
上記実施例の方法により形成された第１図(c)に示すよ
うな三層ポリシリコンゲート構造を有するEEPROMによれ
ば、第３のゲート絶縁膜７は高温での熱酸化により十分
な膜厚で形成されているので、その絶縁性が非常に良
く、書込みによってフローティングゲート６に注入され
たエレクトロンを有効に保持することが可能である。ま
た、第２のゲート絶縁膜５は上記第３のゲート絶縁膜７
を形成するときの温度1000℃より低温の条件で消去ゲー
ト４の熱酸化により形成されている。これによって、消
去ゲート４の表面状態は滑らかでなくなり、第２のゲー
ト絶縁膜５の膜質は絶縁性が低くなっているので、消去
ゲート４に高電圧（消去電圧）が印加されたときにフロ
ーティングゲート６と消去ゲート４との間に発生する電
界が大きくなり、フローティングゲート６からエレクト
ロンを放出させて消去状態にする特性（消去特性）が向
上する。
うな三層ポリシリコンゲート構造を有するEEPROMによれ
ば、第３のゲート絶縁膜７は高温での熱酸化により十分
な膜厚で形成されているので、その絶縁性が非常に良
く、書込みによってフローティングゲート６に注入され
たエレクトロンを有効に保持することが可能である。ま
た、第２のゲート絶縁膜５は上記第３のゲート絶縁膜７
を形成するときの温度1000℃より低温の条件で消去ゲー
ト４の熱酸化により形成されている。これによって、消
去ゲート４の表面状態は滑らかでなくなり、第２のゲー
ト絶縁膜５の膜質は絶縁性が低くなっているので、消去
ゲート４に高電圧（消去電圧）が印加されたときにフロ
ーティングゲート６と消去ゲート４との間に発生する電
界が大きくなり、フローティングゲート６からエレクト
ロンを放出させて消去状態にする特性（消去特性）が向
上する。
また、第２のゲート絶縁膜５の膜厚が前記したように３
００ÅであるEEPROMについて、消去電圧印加時間（消去
パルス幅）と全体のメモリセルのうち消去が完了しない
メモリセルの数（ビット数）との関係を測定した結果、
第２図中に実線で示すような特性が得られた。また、上
記EEPROMにおける１個のメモリセルについて、消去電圧
印加時間とメモリセルトランジスタ閾値電圧との関係を
測定した結果、第３図中に実線で示すように短時間で書
込み前の閾値電圧に戻る（つまり消去速度が速い）特性
が得られた。これに対して、対比のために第２のゲート
絶縁膜５の膜厚が第３のゲート絶縁膜７の膜厚（たとえ
ば７５０Å）の1/2以上、たとえば４００ÅのEEPROMに
おける特性を第２図，第３図中にそれぞれ点線で示して
いる。上記特性の対比から分るように、本実施例のEEPR
OMによれば、第２のゲート絶縁膜５の膜厚は消去特性を
向上させる点で適切である。また、本実施例のEEPROMに
よれば、第２のゲート絶縁膜５は書込み・消去の繰り返
しによる疲労破壊に対しても十分な耐性を有することが
確認された。そして、このような疲労破壊の防止、消去
特性の向上は、第２のゲート絶縁膜５の膜厚を第３のゲ
ート絶縁膜７の膜厚の1/4以上から1/2以下の範囲内に設
定することによって実現できることが確認された。
００ÅであるEEPROMについて、消去電圧印加時間（消去
パルス幅）と全体のメモリセルのうち消去が完了しない
メモリセルの数（ビット数）との関係を測定した結果、
第２図中に実線で示すような特性が得られた。また、上
記EEPROMにおける１個のメモリセルについて、消去電圧
印加時間とメモリセルトランジスタ閾値電圧との関係を
測定した結果、第３図中に実線で示すように短時間で書
込み前の閾値電圧に戻る（つまり消去速度が速い）特性
が得られた。これに対して、対比のために第２のゲート
絶縁膜５の膜厚が第３のゲート絶縁膜７の膜厚（たとえ
ば７５０Å）の1/2以上、たとえば４００ÅのEEPROMに
おける特性を第２図，第３図中にそれぞれ点線で示して
いる。上記特性の対比から分るように、本実施例のEEPR
OMによれば、第２のゲート絶縁膜５の膜厚は消去特性を
向上させる点で適切である。また、本実施例のEEPROMに
よれば、第２のゲート絶縁膜５は書込み・消去の繰り返
しによる疲労破壊に対しても十分な耐性を有することが
確認された。そして、このような疲労破壊の防止、消去
特性の向上は、第２のゲート絶縁膜５の膜厚を第３のゲ
ート絶縁膜７の膜厚の1/4以上から1/2以下の範囲内に設
定することによって実現できることが確認された。
上述したように本発明のEEPROMの製造方法によれば、消
去ゲート上のゲート絶縁膜に対する消去特性の向上面お
よび疲労破壊の防止面での要求を満たすように消去ゲー
ト上のゲート絶縁膜の膜厚、膜質を形成することができ
る。
去ゲート上のゲート絶縁膜に対する消去特性の向上面お
よび疲労破壊の防止面での要求を満たすように消去ゲー
ト上のゲート絶縁膜の膜厚、膜質を形成することができ
る。
第１図(a)乃至(c)は本発明のEEPROMの製造方法の一実施
例に係る三層ポリシリコンゲート構造を形成する際の各
工程における半導体ウエハ断面構造を示す図、第２図は
第１図(c)のEEPROMセルを有するEEPROMの消去電圧印加
時間と未消去セル数との関係を示す特性図、第３図は同
じく第１図(c)のEEPROMセルの消去電圧印加時間とセル
トランジスタ閾値電圧変化との関係を示す特性図、第４
図は従来のEEPROMセルを示す断面図である。 １……半導体基板、２……フィールド酸化膜、３……第
１ゲート絶縁膜、４……消去ゲート、５……第２ゲート
絶縁膜、６……フローティングゲート、７……第３ゲー
ト絶縁膜、８……コントロールゲート。
例に係る三層ポリシリコンゲート構造を形成する際の各
工程における半導体ウエハ断面構造を示す図、第２図は
第１図(c)のEEPROMセルを有するEEPROMの消去電圧印加
時間と未消去セル数との関係を示す特性図、第３図は同
じく第１図(c)のEEPROMセルの消去電圧印加時間とセル
トランジスタ閾値電圧変化との関係を示す特性図、第４
図は従来のEEPROMセルを示す断面図である。 １……半導体基板、２……フィールド酸化膜、３……第
１ゲート絶縁膜、４……消去ゲート、５……第２ゲート
絶縁膜、６……フローティングゲート、７……第３ゲー
ト絶縁膜、８……コントロールゲート。
Claims (2)
- 【請求項１】半導体基板の表面にメモリセルトランジス
タの各領域を形成したのち半導体基板上に三層構造のゲ
ートを形成する際、メモリセル分離領域用のフィールド
酸化膜上に直接にポリシリコンからなる消去ゲートを形
成する工程と、 次に熱酸化法により上記消去ゲート上にゲート絶縁膜を
形成する工程と、 次に半導体基板上でメモリセルトランジスタのチャネル
領域および上記消去ゲートに対向するようにポリシリコ
ンからなるフローティングゲートを形成する工程と、 次に前記消去ゲート上のゲート絶縁膜を形成する工程よ
りも高温の熱酸化法により、フローティングゲート上に
前記消去ゲート上のゲート絶縁膜の膜厚のほぼ２倍以上
から４倍以下までの範囲内に設定制御されたゲート絶縁
膜を形成する工程と、 次に前記フローティングゲートに対向するようにコント
ロールゲートを形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項２】前記消去ゲート上にゲート絶縁膜を形成す
る際、酸化雰囲気中に不活性ガスを混入した希釈酸化法
を用いることを特徴とする前記特許請求の範囲第１項記
載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61153526A JPH0644628B2 (ja) | 1986-06-30 | 1986-06-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61153526A JPH0644628B2 (ja) | 1986-06-30 | 1986-06-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639980A JPS639980A (ja) | 1988-01-16 |
| JPH0644628B2 true JPH0644628B2 (ja) | 1994-06-08 |
Family
ID=15564453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61153526A Expired - Lifetime JPH0644628B2 (ja) | 1986-06-30 | 1986-06-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644628B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104262A (en) * | 1980-12-20 | 1982-06-29 | Toshiba Corp | Manufacture of semiconductor memory storage |
| JPS58147157A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1986
- 1986-06-30 JP JP61153526A patent/JPH0644628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639980A (ja) | 1988-01-16 |
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