JPH0645357A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0645357A JPH0645357A JP19734892A JP19734892A JPH0645357A JP H0645357 A JPH0645357 A JP H0645357A JP 19734892 A JP19734892 A JP 19734892A JP 19734892 A JP19734892 A JP 19734892A JP H0645357 A JPH0645357 A JP H0645357A
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- Japan
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- semiconductor layer
- electrode
- film
- drain electrode
- source electrode
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ(TFT) およびその製造方法
に関し，TFT のオフ電流特性を向上させることを目的と
する。 【構成】 透明絶縁性基板１と，該透明絶縁性基板上に
順次積層されたソース電極4aおよびドレイン電極4bと,
該ソース電極およびドレイン電極間を含んで形成された
動作半導体層６と，ゲート絶縁膜７と，ゲート電極８と
を有し，該ソース電極および／またはドレイン電極の端
面と該動作半導体層との間に空間部が形成されているよ
うに構成する。
に関し，TFT のオフ電流特性を向上させることを目的と
する。 【構成】 透明絶縁性基板１と，該透明絶縁性基板上に
順次積層されたソース電極4aおよびドレイン電極4bと,
該ソース電極およびドレイン電極間を含んで形成された
動作半導体層６と，ゲート絶縁膜７と，ゲート電極８と
を有し，該ソース電極および／またはドレイン電極の端
面と該動作半導体層との間に空間部が形成されているよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ(TFT)
およびその製造方法に関する。近年, TFT 駆動液晶ディ
スプレイにおいては, 鮮明で安定した画像を得るため
に, TFT の特性向上が望まれている。
およびその製造方法に関する。近年, TFT 駆動液晶ディ
スプレイにおいては, 鮮明で安定した画像を得るため
に, TFT の特性向上が望まれている。
【０００２】
【従来の技術】図３は従来例によるスタガ型TFT の断面
図である。以下のその構造を製造工程順に説明する。
図である。以下のその構造を製造工程順に説明する。
【０００３】ガラス等からなる透明絶縁性基板１上にク
ロム(Cr)膜を堆積し, これをパターニングして遮光膜２
を形成する。次に, 基板上全面に絶縁膜として二酸化シ
リコン(SiO2)膜３を被着し，その上に透明電極となるIT
O (InSnO) 膜およびコンタクト層となる n+ 型半導体層
を堆積し，これらの膜を一括パターニングしてチャネル
領域となるSiO2膜３の表面を露出させ，ドレイン電極4a
およびソース電極4bを形成する。
ロム(Cr)膜を堆積し, これをパターニングして遮光膜２
を形成する。次に, 基板上全面に絶縁膜として二酸化シ
リコン(SiO2)膜３を被着し，その上に透明電極となるIT
O (InSnO) 膜およびコンタクト層となる n+ 型半導体層
を堆積し，これらの膜を一括パターニングしてチャネル
領域となるSiO2膜３の表面を露出させ，ドレイン電極4a
およびソース電極4bを形成する。
【０００４】次いで，基板上全面に動作半導体層（チャ
ネル形成層）となる半導体層を堆積し，これと n+ 型半
導体膜を一括パターニングしてコンタクト層5a, 5bおよ
び動作半導体層６を形成する。
ネル形成層）となる半導体層を堆積し，これと n+ 型半
導体膜を一括パターニングしてコンタクト層5a, 5bおよ
び動作半導体層６を形成する。
【０００５】次いで，基板上全面に窒化シリコン(SiN)
膜等の透明絶縁膜を堆積してゲート絶縁膜７を形成し，
さらに基板上全面にアルミニウム(Al)等の金属を堆積
し, パターニングしてゲート電極８を形成して, TFT を
完成させる。
膜等の透明絶縁膜を堆積してゲート絶縁膜７を形成し，
さらに基板上全面にアルミニウム(Al)等の金属を堆積
し, パターニングしてゲート電極８を形成して, TFT を
完成させる。
【０００６】
【発明が解決しようとする課題】従来例によるTFT 素子
は，ソース, ドレイン電極の端面が動作半導体層と直接
接触しているためソース／ドレイン電極間にリーク電流
が生じやすく，オフ電流特性が低下するという問題があ
った。
は，ソース, ドレイン電極の端面が動作半導体層と直接
接触しているためソース／ドレイン電極間にリーク電流
が生じやすく，オフ電流特性が低下するという問題があ
った。
【０００７】本発明はTFT のオフ電流特性を向上させる
ことを目的とする。
ことを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は，１）
透明絶縁性基板１と，該透明絶縁性基板上に順次積層さ
れたソース電極4aおよびドレイン電極4bと, 該ソース電
極およびドレイン電極間を含んで形成された動作半導体
層６と，ゲート絶縁膜７と，ゲート電極８とを有し，該
ソース電極および／またはドレイン電極の端面と該動作
半導体層との間に空間部が形成されている薄膜トランジ
スタ，あるいは２）透明絶縁性基板１上に，透明導電体
膜４および後記動作半導体層より濃度の高い高濃度半導
体層５を順に堆積する工程と，次いで，該高濃度半導体
層に対し該透明導電体膜をオーバエッチさせて，チャネ
ル領域の該透明導電体膜および該高濃度半導体層をエッ
チング除去し，該チャネル領域の両側に該透明導電体膜
からなるソース電極4a, ドレイン電極4bを形成する工程
と, 次いで, 該ソース電極および該ドレイン電極間にま
たがり，且つ該ソース電極および／または該ドレイン電
極の端面との間に空間部を介在させて該高濃度半導体層
に接続する動作半導体層６を形成する工程と, 次いで,
該動作半導体層上にゲート絶縁膜７およびゲート電極８
を順に形成する工程とを有する薄膜トランジスタの製造
方法により達成される。
透明絶縁性基板１と，該透明絶縁性基板上に順次積層さ
れたソース電極4aおよびドレイン電極4bと, 該ソース電
極およびドレイン電極間を含んで形成された動作半導体
層６と，ゲート絶縁膜７と，ゲート電極８とを有し，該
ソース電極および／またはドレイン電極の端面と該動作
半導体層との間に空間部が形成されている薄膜トランジ
スタ，あるいは２）透明絶縁性基板１上に，透明導電体
膜４および後記動作半導体層より濃度の高い高濃度半導
体層５を順に堆積する工程と，次いで，該高濃度半導体
層に対し該透明導電体膜をオーバエッチさせて，チャネ
ル領域の該透明導電体膜および該高濃度半導体層をエッ
チング除去し，該チャネル領域の両側に該透明導電体膜
からなるソース電極4a, ドレイン電極4bを形成する工程
と, 次いで, 該ソース電極および該ドレイン電極間にま
たがり，且つ該ソース電極および／または該ドレイン電
極の端面との間に空間部を介在させて該高濃度半導体層
に接続する動作半導体層６を形成する工程と, 次いで,
該動作半導体層上にゲート絶縁膜７およびゲート電極８
を順に形成する工程とを有する薄膜トランジスタの製造
方法により達成される。
【０００９】
【作用】本発明は，ソース電極およびドレイン電極の端
面と動作半導体層との間に空間部を形成して相互に直接
接触しない構造としたため，動作半導体層を通りソース
電極とドレイン電極間に生ずるリーク電流が防止され,
TFT 特性におけるオフ電流特性を向上させている。
面と動作半導体層との間に空間部を形成して相互に直接
接触しない構造としたため，動作半導体層を通りソース
電極とドレイン電極間に生ずるリーク電流が防止され,
TFT 特性におけるオフ電流特性を向上させている。
【００１０】
【実施例】図１(A) 〜(D) は本発明の実施例を説明する
断面図である。以下に実施例の構造を製造工程順に説明
する。
断面図である。以下に実施例の構造を製造工程順に説明
する。
【００１１】図１(A) において，スパッタ法により，ガ
ラス等からなる透明絶縁性基板１上に厚さ約1000Åのク
ロム(Cr)膜を堆積し, これをパターニングして遮光膜２
を形成する。次に, プラズマCVD 法により，基板上全面
に透明絶縁膜として厚さ約6000ÅのSiO2膜３を堆積し，
その上にスパッタ法により透明導電体膜として厚さ500
ÅのITO (InSnO) 膜４，およびプラズマCVD 法によりコ
ンタクト層となる高濃度半導体層として厚さ約 200Åの
n+ 型半導体層５を堆積する。
ラス等からなる透明絶縁性基板１上に厚さ約1000Åのク
ロム(Cr)膜を堆積し, これをパターニングして遮光膜２
を形成する。次に, プラズマCVD 法により，基板上全面
に透明絶縁膜として厚さ約6000ÅのSiO2膜３を堆積し，
その上にスパッタ法により透明導電体膜として厚さ500
ÅのITO (InSnO) 膜４，およびプラズマCVD 法によりコ
ンタクト層となる高濃度半導体層として厚さ約 200Åの
n+ 型半導体層５を堆積する。
【００１２】次に, ソース, ドレイン電極領域を覆うレ
ジスト膜9a, 9bを形成する。図１(B) において，レジス
ト膜9a, 9bをエッチングマスクにして，CCl4系のエッチ
ングガスを用いて n+ 型半導体層５をエッチングして，
チャネル形成領域の両側に5a', 5b'を形成する。
ジスト膜9a, 9bを形成する。図１(B) において，レジス
ト膜9a, 9bをエッチングマスクにして，CCl4系のエッチ
ングガスを用いて n+ 型半導体層５をエッチングして，
チャネル形成領域の両側に5a', 5b'を形成する。
【００１３】次いで，ITO 膜４を塩素系エッチャントを
用いて， n+ 型半導体層５に対して約 100Åオーバエッ
チングし，オーバハング構造のソース電極4aおよびドレ
イン電極4bを形成する。
用いて， n+ 型半導体層５に対して約 100Åオーバエッ
チングし，オーバハング構造のソース電極4aおよびドレ
イン電極4bを形成する。
【００１４】次いで，レジスト膜9a, 9bを除去する。図
１(C) において，プラズマCVD 法により，基板上に動作
半導体層として厚さ600Åのアモルファスシリコン(a-S
i)層を堆積する。このとき, n+ 型半導体層5a', 5b'の
張り出し部分の下部にはa-Siは堆積されず，空間部Ａ，
Ｂが形成される。
１(C) において，プラズマCVD 法により，基板上に動作
半導体層として厚さ600Åのアモルファスシリコン(a-S
i)層を堆積する。このとき, n+ 型半導体層5a', 5b'の
張り出し部分の下部にはa-Siは堆積されず，空間部Ａ，
Ｂが形成される。
【００１５】次に, CCl4系のエッチングガスを用いて n
+ 型半導体層5a', 5b'およびa-Si層をパターニングして
動作半導体層６およびコンタクト層5a, 5bを形成する。
図１(D) において，プラズマCVD 法により，基板上全面
に透明なゲート絶縁膜として厚さ約2500ÅのSiN 膜７を
堆積し，この上にスパッタ法により厚さ約6000ÅのAl膜
を堆積し, パターニングしてゲート電極８を形成して,
TFT を完成させる。
+ 型半導体層5a', 5b'およびa-Si層をパターニングして
動作半導体層６およびコンタクト層5a, 5bを形成する。
図１(D) において，プラズマCVD 法により，基板上全面
に透明なゲート絶縁膜として厚さ約2500ÅのSiN 膜７を
堆積し，この上にスパッタ法により厚さ約6000ÅのAl膜
を堆積し, パターニングしてゲート電極８を形成して,
TFT を完成させる。
【００１６】実施例では空間部の幅を約 100Åとした
が，ソース, ドレイン電極の端面と動作半導体層が接触
しないで空間が形成されるようであればこの寸法に限ら
なくてもよい。また，空間部はソース，ドレイン電極の
いずれかの側に１つだけ形成してもよい。
が，ソース, ドレイン電極の端面と動作半導体層が接触
しないで空間が形成されるようであればこの寸法に限ら
なくてもよい。また，空間部はソース，ドレイン電極の
いずれかの側に１つだけ形成してもよい。
【００１７】図２は実施例の効果を説明する図である。
図はソース・ドレイン電圧が５Ｖの場合の，ゲート電圧
に対するドレイン電流の関係を示し，実線は実施例，点
線は従来例を表す。図より分かるようにオフ電流特性は
約１桁改善されている。
図はソース・ドレイン電圧が５Ｖの場合の，ゲート電圧
に対するドレイン電流の関係を示し，実線は実施例，点
線は従来例を表す。図より分かるようにオフ電流特性は
約１桁改善されている。
【００１８】
【発明の効果】本発明によれば, TFT のオフ電流特性を
向上させることがでる。この結果,TFT 駆動ディスプレ
イにおいて鮮明で安定した画像が得られるようになっ
た。
向上させることがでる。この結果,TFT 駆動ディスプレ
イにおいて鮮明で安定した画像が得られるようになっ
た。
【図１】 本発明の実施例を説明する断面図
【図２】 実施例の効果を説明する図
【図３】 従来例によるスタガ型TFT の断面図
１は透明絶縁性基板 ２ 遮光膜 ３ 絶縁膜でSiO2膜 ４ 透明導電体膜でITO (InSnO) 膜 ５ 高濃度半導体層で n+ 型半導体層 9a, 9b レジスト膜 ６ 動作半導体層でa-Si層 ７ ゲート絶縁膜でSiN 膜 ８ ゲート電極
Claims (2)
- 【請求項１】 透明絶縁性基板(1) と，該透明絶縁性基
板上に順次積層されたソース電極(4a)およびドレイン電
極(4b)と, 該ソース電極およびドレイン電極間を含んで
形成された動作半導体層(6) と，ゲート絶縁膜(7) と，
ゲート電極(8) とを有し，該ソース電極および／または
ドレイン電極の端面と該動作半導体層との間に空間部が
形成されていることを特徴とする薄膜トランジスタ。 - 【請求項２】 透明絶縁性基板(1) 上に，透明導電体膜
(4）および後記動作半導体層(6) より濃度の高い高濃度
半導体層(5) を順に堆積する工程と， 次いで，該高濃度半導体層に対し該透明導電体膜をオー
バエッチさせて，チャネル領域の該透明導電体膜および
該高濃度半導体層をエッチング除去し，該チャネル領域
の両側に該透明導電体膜からなるソース電極(4a), ドレ
イン電極(4b)を形成する工程と, 次いで, 該ソース電極および該ドレイン電極間にまたが
り，且つ該ソース電極および／または該ドレイン電極の
端面との間に空間部を介在させて該高濃度半導体層に接
続する動作半導体層(6) を形成する工程と, 次いで, 該動作半導体層上にゲート絶縁膜(7) およびゲ
ート電極８を順に形成する工程とを有することを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19734892A JPH0645357A (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19734892A JPH0645357A (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645357A true JPH0645357A (ja) | 1994-02-18 |
Family
ID=16372992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19734892A Withdrawn JPH0645357A (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096336A (ja) * | 2002-03-27 | 2007-04-12 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
| JP2013168670A (ja) * | 2006-04-28 | 2013-08-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US8629445B2 (en) | 2011-02-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic appliance |
-
1992
- 1992-07-24 JP JP19734892A patent/JPH0645357A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096336A (ja) * | 2002-03-27 | 2007-04-12 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
| JP2013168670A (ja) * | 2006-04-28 | 2013-08-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US8629445B2 (en) | 2011-02-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic appliance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |