JPH0645421A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0645421A JPH0645421A JP4199347A JP19934792A JPH0645421A JP H0645421 A JPH0645421 A JP H0645421A JP 4199347 A JP4199347 A JP 4199347A JP 19934792 A JP19934792 A JP 19934792A JP H0645421 A JPH0645421 A JP H0645421A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- internal logic
- output
- output buffer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 235000021170 buffet Nutrition 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】複数の出力バッファが同時動作をするテストパ
ターンを作成しても内部論理回路の誤動作を起こさずに
テスト可能にすること。 【構成】半導体チップ１中央部の内部論理回路２を駆動
する入力バッファ３と内部論理回路からチップ外へ信号
を送り出す出力バッファ４がチップ周辺部に設けられ、
さらに、出力バッファ４はＯａとＯｂの二つのグループ
に分けられ、このグループ毎に一括して不動作状態にす
る出力バッファ制御信号を印加するコントロール用端子
７ａと７ｂをチップ周辺に設けている。 【効果】全出力バッファが同時動作を行うテストパター
ンを加えたとしても、コントロール端子の一つに出力バ
ッファ制御信号を印加することにより一つのグループの
出力バッファを不動作状態にして一時に大電流が流れな
いようにし、よって内部論理回路の誤動作を防ぐことが
できる。
ターンを作成しても内部論理回路の誤動作を起こさずに
テスト可能にすること。 【構成】半導体チップ１中央部の内部論理回路２を駆動
する入力バッファ３と内部論理回路からチップ外へ信号
を送り出す出力バッファ４がチップ周辺部に設けられ、
さらに、出力バッファ４はＯａとＯｂの二つのグループ
に分けられ、このグループ毎に一括して不動作状態にす
る出力バッファ制御信号を印加するコントロール用端子
７ａと７ｂをチップ周辺に設けている。 【効果】全出力バッファが同時動作を行うテストパター
ンを加えたとしても、コントロール端子の一つに出力バ
ッファ制御信号を印加することにより一つのグループの
出力バッファを不動作状態にして一時に大電流が流れな
いようにし、よって内部論理回路の誤動作を防ぐことが
できる。
Description
【０００１】
【産業上の利用分野】本発明は内部論理回路とこの内部
論理回路を駆動する入力バッファおよび前記内部論理回
路の信号をチップ外へ出力する出力バッファとが１枚の
半導体チップ上に形成されている集積回路に関する。
論理回路を駆動する入力バッファおよび前記内部論理回
路の信号をチップ外へ出力する出力バッファとが１枚の
半導体チップ上に形成されている集積回路に関する。
【０００２】
【従来の技術】図２に従来のこの種の集積回路のチップ
を示す。図において、チップ１の中央部には内部論理回
路２が形成され、周辺部には多数の入力バッファ３（Ｉ
印を付す）および出力バッファ４（Ｏ印を付す）がそれ
ぞれのボンディングパッド３ａ，４ａとともに設けられ
ている。周辺部にはさらに電源用のボンディングパッド
５とグランド用ボンディングパッド６が設けられてい
る。
を示す。図において、チップ１の中央部には内部論理回
路２が形成され、周辺部には多数の入力バッファ３（Ｉ
印を付す）および出力バッファ４（Ｏ印を付す）がそれ
ぞれのボンディングパッド３ａ，４ａとともに設けられ
ている。周辺部にはさらに電源用のボンディングパッド
５とグランド用ボンディングパッド６が設けられてい
る。
【０００３】入力信号は入力バッファ３を介して内部論
理回路２に加えられ、内部論理回路２で処理された信号
出力は出力バッファを通してチップ外へ送り出される。
理回路２に加えられ、内部論理回路２で処理された信号
出力は出力バッファを通してチップ外へ送り出される。
【０００４】
【発明が解決しようとする課題】このような集積回路で
は、チップ周辺の全ての出力バッファが同時に駆動され
た場合、大きな電流が流れ、そのため大きな電圧降下が
発生し、内部論理回路の誤動作が発生するという問題が
あった。それで、テストパターンの作成時には全ての出
力バッファが同時に動作しないように気を付ける必要が
あった。
は、チップ周辺の全ての出力バッファが同時に駆動され
た場合、大きな電流が流れ、そのため大きな電圧降下が
発生し、内部論理回路の誤動作が発生するという問題が
あった。それで、テストパターンの作成時には全ての出
力バッファが同時に動作しないように気を付ける必要が
あった。
【０００５】
【課題を解決するための手段】上記課題に対して本発明
では、複数の出力バッファを複数のグループに分け、そ
れにつながる内部論理回路とは独立にグループ毎に不動
作状態に制御される信号が印加されるコントロール端子
（ボンディングパッド）を設けている。
では、複数の出力バッファを複数のグループに分け、そ
れにつながる内部論理回路とは独立にグループ毎に不動
作状態に制御される信号が印加されるコントロール端子
（ボンディングパッド）を設けている。
【０００６】
【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の一実施例に係る半導体チップの平面図であ
る。図において、半導体チップ１の周辺部には、図２の
従来例のように、複数の入力バッファ３（Ｉ印を付す）
と出力バッファ４とがそれぞれのボンディングパッド３
ａ，４ａとともに形成され、また、周辺部角隅には電源
用ボンディングパッド５とグランド用ボンディングパッ
ド６とが形成されている。これに加えて本発明では、出
力バッファ４はＯａとＯｂの二つのグループに分けられ
ている。さらに、周辺部電源用パッド５とグランド用パ
ッド６にそれぞれ隣接して出力バッファ制御用のボンデ
ィングパッド（コントロール端子）７ａと７ｂとが設け
られている。
１は本発明の一実施例に係る半導体チップの平面図であ
る。図において、半導体チップ１の周辺部には、図２の
従来例のように、複数の入力バッファ３（Ｉ印を付す）
と出力バッファ４とがそれぞれのボンディングパッド３
ａ，４ａとともに形成され、また、周辺部角隅には電源
用ボンディングパッド５とグランド用ボンディングパッ
ド６とが形成されている。これに加えて本発明では、出
力バッファ４はＯａとＯｂの二つのグループに分けられ
ている。さらに、周辺部電源用パッド５とグランド用パ
ッド６にそれぞれ隣接して出力バッファ制御用のボンデ
ィングパッド（コントロール端子）７ａと７ｂとが設け
られている。
【０００７】出力バッファ制御用コントロール端子７ａ
に出力バッファ制御信号が印加されると、例えば、出力
バッファに付設されているゲート回路が働き、出力バッ
ファのうちのＯａグループの出力バッファがそれにつな
がる内部論理回路と独立に不動作状態にされる。同じよ
うにコントロール端子７ｂに出力バッファ制御用信号が
入力されると、Ｏｂのグループの出力バッファが不動作
状態にされる。したがって、コントロール端子７ａまた
は７ｂの一方に制御信号が印加されると、内部論理回路
から全ての出力バッファに駆動入力があっても、出力バ
ッファのうちの約半分の出力バッファだけが動作をし、
出力バッファ電流も全体動作時の半分の電流が流れるだ
けなので異常な電圧降下は起こらずに、内部論理回路の
誤動作も起こらない。
に出力バッファ制御信号が印加されると、例えば、出力
バッファに付設されているゲート回路が働き、出力バッ
ファのうちのＯａグループの出力バッファがそれにつな
がる内部論理回路と独立に不動作状態にされる。同じよ
うにコントロール端子７ｂに出力バッファ制御用信号が
入力されると、Ｏｂのグループの出力バッファが不動作
状態にされる。したがって、コントロール端子７ａまた
は７ｂの一方に制御信号が印加されると、内部論理回路
から全ての出力バッファに駆動入力があっても、出力バ
ッファのうちの約半分の出力バッファだけが動作をし、
出力バッファ電流も全体動作時の半分の電流が流れるだ
けなので異常な電圧降下は起こらずに、内部論理回路の
誤動作も起こらない。
【０００８】上例は出力バッファを二つのグループに分
けているが、これを三つに分けることもでき、当然出力
バッファコントロール端子もそれぞれのために３個設け
て、１／３のバッファずつ働かせて出力バッファ電流を
少なくし、電源電圧変動をさらに小さく抑えることもで
きる。
けているが、これを三つに分けることもでき、当然出力
バッファコントロール端子もそれぞれのために３個設け
て、１／３のバッファずつ働かせて出力バッファ電流を
少なくし、電源電圧変動をさらに小さく抑えることもで
きる。
【０００９】
【発明の効果】上記のように本発明では、複数の出力バ
ッファを予め複数のグループに分けておいて、分けられ
たグループ毎に、内部論理回路とは独立に不動作状態に
制御できるので、出力バッファが同時動作を行うような
テストパターンを作成しても大電流が流れないようにで
き、大電流のための電圧降下に起因する内部論理回路の
誤動作を防ぐことができる。
ッファを予め複数のグループに分けておいて、分けられ
たグループ毎に、内部論理回路とは独立に不動作状態に
制御できるので、出力バッファが同時動作を行うような
テストパターンを作成しても大電流が流れないようにで
き、大電流のための電圧降下に起因する内部論理回路の
誤動作を防ぐことができる。
【図１】本発明の一実施例に係る半導体チップの平面図
である。
である。
【図２】従来の集積回路の半導体チップの平面図であ
る。
る。
１ 半導体チップ ２ 内部論理回路 ３ 入力バッファ ４ 出力バッファ ４ａ 出力バッファ用ボンディングパッド Ｏａ ａグループ出力バッファ Ｏｂ ｂグループ出力バッファ ５ 電源用ボンディングパッド ６ グランド用ボンディングパッド ７ａ，７ｂ コントロール端子
Claims (1)
- 【請求項１】 内部論理回路と、この内部論理回路に対
応した複数の入力バッファおよび出力バッファとが半導
体チップ上に形成された集積回路において、前記複数の
出力バッファは複数のグループに分けられ、各グループ
の出力バッファ毎にその出力バッファにつながる内部論
理回路とは独立に不動作状態に制御される制御信号が印
加されるコントロール端子が前記チップ周辺に設けられ
ていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199347A JPH0645421A (ja) | 1992-07-27 | 1992-07-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199347A JPH0645421A (ja) | 1992-07-27 | 1992-07-27 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645421A true JPH0645421A (ja) | 1994-02-18 |
Family
ID=16406258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199347A Pending JPH0645421A (ja) | 1992-07-27 | 1992-07-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826637B2 (en) * | 2001-07-27 | 2004-11-30 | Via Technologies, Inc. | Implementing for buffering devices in circuit layout to ensure same arriving time for clock signal from source root to output bonding pads |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112777A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-07-27 JP JP4199347A patent/JPH0645421A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112777A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826637B2 (en) * | 2001-07-27 | 2004-11-30 | Via Technologies, Inc. | Implementing for buffering devices in circuit layout to ensure same arriving time for clock signal from source root to output bonding pads |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981117 |