JPH0645563A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0645563A JPH0645563A JP4218510A JP21851092A JPH0645563A JP H0645563 A JPH0645563 A JP H0645563A JP 4218510 A JP4218510 A JP 4218510A JP 21851092 A JP21851092 A JP 21851092A JP H0645563 A JPH0645563 A JP H0645563A
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- JP
- Japan
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- film
- films
- conductive
- semiconductor device
- contact hole
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Abstract
(57)【要約】
【目的】 導電領域と配線とを電気的に接続するための
導電膜の配列方向の長さを短くし、しかも導電膜を密に
配置して、集積度を高める。 【構成】 ドレイン領域１２とＡｌ膜１９とを接続して
いるＡｌ膜１７は、Ａｌ膜１９に対して４５°傾斜して
延在しており、しかも互いに隣接しているＡｌ膜１９に
対しては互いに反対の方向へ４５°傾斜して延在してい
る。このため、コンタクト孔１３、１８同士を結ぶ方向
のＡｌ膜１７の長辺の長さが累積されておらず、しかも
互いに隣接しているＡｌ膜１９に接続されているＡｌ膜
１７は、Ａｌ膜１９の延在方向へ互い違いに配置されて
いる。
導電膜の配列方向の長さを短くし、しかも導電膜を密に
配置して、集積度を高める。 【構成】 ドレイン領域１２とＡｌ膜１９とを接続して
いるＡｌ膜１７は、Ａｌ膜１９に対して４５°傾斜して
延在しており、しかも互いに隣接しているＡｌ膜１９に
対しては互いに反対の方向へ４５°傾斜して延在してい
る。このため、コンタクト孔１３、１８同士を結ぶ方向
のＡｌ膜１７の長辺の長さが累積されておらず、しかも
互いに隣接しているＡｌ膜１９に接続されているＡｌ膜
１７は、Ａｌ膜１９の延在方向へ互い違いに配置されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の配線が互いに平
行に延在しており、これらの配線が導電膜を介して導電
領域に電気的に接続されている半導体装置に関するもの
である。
行に延在しており、これらの配線が導電膜を介して導電
領域に電気的に接続されている半導体装置に関するもの
である。
【０００２】
【従来の技術】半導体装置の高集積化、高速化のために
多層配線が用いられており、例えばマスクＲＯＭでも周
辺回路部には２層Ａｌ構造が採用されている。この様な
マスクＲＯＭにおいて、メモリセルアレイ部は１層Ａｌ
構造とし、第１層目のＡｌ配線に対するコンタクトマス
クプログラム方式を採用すると、ＴＡＴが長くなる。
多層配線が用いられており、例えばマスクＲＯＭでも周
辺回路部には２層Ａｌ構造が採用されている。この様な
マスクＲＯＭにおいて、メモリセルアレイ部は１層Ａｌ
構造とし、第１層目のＡｌ配線に対するコンタクトマス
クプログラム方式を採用すると、ＴＡＴが長くなる。
【０００３】そこで、ＴＡＴを短くするために、メモリ
セルアレイ部も２層Ａｌ構造とし、第２層目のＡｌ配線
に対するコンタクトマスクプログラム方式を採用するこ
とが考えられている。図２、３は、この様なマスクＲＯ
Ｍの第１及び第２従来例を示している。
セルアレイ部も２層Ａｌ構造とし、第２層目のＡｌ配線
に対するコンタクトマスクプログラム方式を採用するこ
とが考えられている。図２、３は、この様なマスクＲＯ
Ｍの第１及び第２従来例を示している。
【０００４】図２に示す第１従来例では、Ｓｉ基板（図
示せず）上の第１層目の多結晶Ｓｉ膜１１で、互いに平
行な複数のワード線が形成されており、Ｓｉ基板のうち
で一対の多結晶Ｓｉ膜１１に挟まれている領域が２ビッ
ト分のメモリセルに共通のドレイン領域１２になってい
る。多結晶Ｓｉ膜１１等は層間絶縁膜（図示せず）に覆
われており、ドレイン領域１２に達するコンタクト孔１
３がこの層間絶縁膜に形成されている。
示せず）上の第１層目の多結晶Ｓｉ膜１１で、互いに平
行な複数のワード線が形成されており、Ｓｉ基板のうち
で一対の多結晶Ｓｉ膜１１に挟まれている領域が２ビッ
ト分のメモリセルに共通のドレイン領域１２になってい
る。多結晶Ｓｉ膜１１等は層間絶縁膜（図示せず）に覆
われており、ドレイン領域１２に達するコンタクト孔１
３がこの層間絶縁膜に形成されている。
【０００５】従って、Ｓｉ基板のうちで多結晶Ｓｉ膜１
１のコンタクト孔１３とは反対側の領域がこの領域の両
側に配置されている複数のメモリセルに共通のソース領
域１４になっており、このソース領域１４及びドレイン
領域１２とワード線である多結晶Ｓｉ膜１１とで１個の
トランジスタ１５が構成されている。そして、ドレイン
領域１２を共有している２個のトランジスタ１５で上述
の２ビット分のメモリセル１６が構成されている。
１のコンタクト孔１３とは反対側の領域がこの領域の両
側に配置されている複数のメモリセルに共通のソース領
域１４になっており、このソース領域１４及びドレイン
領域１２とワード線である多結晶Ｓｉ膜１１とで１個の
トランジスタ１５が構成されている。そして、ドレイン
領域１２を共有している２個のトランジスタ１５で上述
の２ビット分のメモリセル１６が構成されている。
【０００６】ドレイン領域１２にはコンタクト孔１３を
介して第１層目のＡｌ膜１７がコンタクトしており、こ
のＡｌ膜１７はワード線である多結晶Ｓｉ膜１１に平行
に延在している。Ａｌ膜１７等は層間絶縁膜（図示せ
ず）に覆われており、プログラム前のマスクＲＯＭはこ
の状態で保管されている。
介して第１層目のＡｌ膜１７がコンタクトしており、こ
のＡｌ膜１７はワード線である多結晶Ｓｉ膜１１に平行
に延在している。Ａｌ膜１７等は層間絶縁膜（図示せ
ず）に覆われており、プログラム前のマスクＲＯＭはこ
の状態で保管されている。
【０００７】プログラム時には、Ａｌ膜１７に達するコ
ンタクト孔１８がＡｌ膜１７上の層間絶縁膜にプログラ
ムに応じて開孔される。そして、コンタクト孔１８を介
してＡｌ膜１７にコンタクトすると共にワード線である
多結晶Ｓｉ膜１１に垂直に延在するビット線がＡｌ膜１
９で形成される。従って、ビット線であるＡｌ膜１９
は、コンタクト孔１８、Ａｌ膜１７及びコンタクト孔１
３を介して、ドレイン領域１２に電気的に接続される。
ンタクト孔１８がＡｌ膜１７上の層間絶縁膜にプログラ
ムに応じて開孔される。そして、コンタクト孔１８を介
してＡｌ膜１７にコンタクトすると共にワード線である
多結晶Ｓｉ膜１１に垂直に延在するビット線がＡｌ膜１
９で形成される。従って、ビット線であるＡｌ膜１９
は、コンタクト孔１８、Ａｌ膜１７及びコンタクト孔１
３を介して、ドレイン領域１２に電気的に接続される。
【０００８】以上の様な第１従来例では、第２層目のＡ
ｌ膜１９に対するコンタクト孔１８の開孔からプログラ
ムを開始するので、コンタクト孔１３の開孔からプログ
ラムを開始し、第１層目のＡｌ膜１７でビット線を形成
する構造のマスクＲＯＭに比べて、既述の様にＴＡＴが
短い。
ｌ膜１９に対するコンタクト孔１８の開孔からプログラ
ムを開始するので、コンタクト孔１３の開孔からプログ
ラムを開始し、第１層目のＡｌ膜１７でビット線を形成
する構造のマスクＲＯＭに比べて、既述の様にＴＡＴが
短い。
【０００９】図３に示すマスクＲＯＭの第２従来例は、
ワード線である多結晶Ｓｉ膜１１に垂直につまりビット
線であるＡｌ膜１９に平行にＡｌ膜１７が延在している
ことを除いて、図２に示した第１従来例と実質的に同様
の構成を有している。この様な第２従来例でも、ＴＡＴ
が短いという第１従来例と同様の作用効果を奏すること
ができる。
ワード線である多結晶Ｓｉ膜１１に垂直につまりビット
線であるＡｌ膜１９に平行にＡｌ膜１７が延在している
ことを除いて、図２に示した第１従来例と実質的に同様
の構成を有している。この様な第２従来例でも、ＴＡＴ
が短いという第１従来例と同様の作用効果を奏すること
ができる。
【００１０】
【発明が解決しようとする課題】ところが、図２に示し
た第１従来例では、ワード線である多結晶Ｓｉ膜１１に
平行な方向つまりビット線であるＡｌ膜１９に垂直な方
向に、コンタクト孔１３、１８同士を結ぶ方向のＡｌ膜
１７の長辺の長さが累積され、この方向におけるＡｌ膜
１７のラインアンドスペースに律速されて、メモリセル
面積を縮小することができなかった。
た第１従来例では、ワード線である多結晶Ｓｉ膜１１に
平行な方向つまりビット線であるＡｌ膜１９に垂直な方
向に、コンタクト孔１３、１８同士を結ぶ方向のＡｌ膜
１７の長辺の長さが累積され、この方向におけるＡｌ膜
１７のラインアンドスペースに律速されて、メモリセル
面積を縮小することができなかった。
【００１１】また、図３に示した第２従来例では、多結
晶Ｓｉ膜１１に垂直な方向つまりＡｌ膜１９に平行な方
向にＡｌ膜１７の長辺の長さが累積されて、やはりメモ
リセル面積を縮小することができなかった。従って、第
１及び第２従来例の何れにおいても、マスクＲＯＭの高
集積化が難しかった。
晶Ｓｉ膜１１に垂直な方向つまりＡｌ膜１９に平行な方
向にＡｌ膜１７の長辺の長さが累積されて、やはりメモ
リセル面積を縮小することができなかった。従って、第
１及び第２従来例の何れにおいても、マスクＲＯＭの高
集積化が難しかった。
【００１２】
【課題を解決するための手段】請求項１の半導体装置
は、互いに平行に延在している複数の配線１９に沿って
導電領域１２に対する複数のコンタクト孔１３が形成さ
れており、前記コンタクト孔１３に対応する導電膜１７
と前記コンタクト孔１３とを介して前記配線１９が前記
導電領域１２に電気的に接続されている半導体装置にお
いて、互いに隣接している前記配線１９に対して前記導
電膜１７が互いに反対の方向へ傾斜して延在すると共
に、互いに隣接している前記配線１９に接続されている
前記導電膜１７が前記配線１９の延在方向へ互い違いに
配置されていることを特徴としている。
は、互いに平行に延在している複数の配線１９に沿って
導電領域１２に対する複数のコンタクト孔１３が形成さ
れており、前記コンタクト孔１３に対応する導電膜１７
と前記コンタクト孔１３とを介して前記配線１９が前記
導電領域１２に電気的に接続されている半導体装置にお
いて、互いに隣接している前記配線１９に対して前記導
電膜１７が互いに反対の方向へ傾斜して延在すると共
に、互いに隣接している前記配線１９に接続されている
前記導電膜１７が前記配線１９の延在方向へ互い違いに
配置されていることを特徴としている。
【００１３】請求項２の半導体装置は、請求項１におけ
る前記傾斜の角度が４５°であることを特徴としてい
る。
る前記傾斜の角度が４５°であることを特徴としてい
る。
【００１４】
【作用】請求項１の半導体装置では、互いに隣接してい
る配線１９に対して導電膜１７が互いに反対の方向へ傾
斜して延在しているので、導電膜１７の長辺の長さが累
積されず、導電膜１７の配列方向の長さを短くすること
ができる。しかも、互いに隣接している配線１９に接続
されている導電膜１７が配線１９の延在方向へ互い違い
に配置されているので、導電膜１７を密に配置すること
ができる。
る配線１９に対して導電膜１７が互いに反対の方向へ傾
斜して延在しているので、導電膜１７の長辺の長さが累
積されず、導電膜１７の配列方向の長さを短くすること
ができる。しかも、互いに隣接している配線１９に接続
されている導電膜１７が配線１９の延在方向へ互い違い
に配置されているので、導電膜１７を密に配置すること
ができる。
【００１５】請求項２の半導体装置では、導電膜１７の
配列方向の長さを最も短くすることができ、しかも導電
膜１７を最も密に配置することができる。
配列方向の長さを最も短くすることができ、しかも導電
膜１７を最も密に配置することができる。
【００１６】
【実施例】以下、マスクＲＯＭに適用した本発明の一実
施例を、図１を参照しながら説明する。なお、図２、３
に示した第１及び第２従来例と対応する構成部分には、
同一の符号を付してある。
施例を、図１を参照しながら説明する。なお、図２、３
に示した第１及び第２従来例と対応する構成部分には、
同一の符号を付してある。
【００１７】本実施例では、ワード線である多結晶Ｓｉ
膜１１が直線状ではなく、ビット線であるＡｌ膜１９と
の交差部及びその近傍の多結晶Ｓｉ膜１１が、１本おき
のＡｌ膜１９毎にこのＡｌ膜１９の延在方向へ変位する
様に屈曲している。
膜１１が直線状ではなく、ビット線であるＡｌ膜１９と
の交差部及びその近傍の多結晶Ｓｉ膜１１が、１本おき
のＡｌ膜１９毎にこのＡｌ膜１９の延在方向へ変位する
様に屈曲している。
【００１８】トランジスタ１５のドレイン領域１２とＡ
ｌ膜１９とを電気的に接続しているＡｌ膜１７は、Ａｌ
膜１９に対して４５°傾斜して延在しており、しかも互
いに隣接しているＡｌ膜１９に対しては互いに反対の方
向へ４５°傾斜して延在している。
ｌ膜１９とを電気的に接続しているＡｌ膜１７は、Ａｌ
膜１９に対して４５°傾斜して延在しており、しかも互
いに隣接しているＡｌ膜１９に対しては互いに反対の方
向へ４５°傾斜して延在している。
【００１９】このため、互いに隣接しているＡｌ膜１９
に接続されているＡｌ膜１７は、ドレイン領域１２の両
側を延在している一対の多結晶Ｓｉ膜１１のうちの互い
に反対側の多結晶Ｓｉ膜１１上へ延在しており、コンタ
クト孔１８はこれらの多結晶Ｓｉ膜１１上に形成されて
いる。
に接続されているＡｌ膜１７は、ドレイン領域１２の両
側を延在している一対の多結晶Ｓｉ膜１１のうちの互い
に反対側の多結晶Ｓｉ膜１１上へ延在しており、コンタ
クト孔１８はこれらの多結晶Ｓｉ膜１１上に形成されて
いる。
【００２０】従って、図１からも明らかな様に、互いに
隣接しているＡｌ膜１９に接続されているＡｌ膜１７
は、Ａｌ膜１９の延在方向へ互い違いに配置されてい
る。以上の点を除いて、本実施例は図２、３に示した第
１及び第２従来例と実質的に同様の構成を有している。
隣接しているＡｌ膜１９に接続されているＡｌ膜１７
は、Ａｌ膜１９の延在方向へ互い違いに配置されてい
る。以上の点を除いて、本実施例は図２、３に示した第
１及び第２従来例と実質的に同様の構成を有している。
【００２１】この様な本実施例では、コンタクト孔１
３、１８同士を結ぶ方向のＡｌ膜１７の長辺の長さが累
積されていないのでＡｌ膜１７の配列方向の長さが短
く、しかもＡｌ膜１７が密に配置されている。このた
め、図２、３に示した第１及び第２従来例に比べてメモ
リセル面積が夫々２６％及び５％縮小されており、高集
積化が可能である。
３、１８同士を結ぶ方向のＡｌ膜１７の長辺の長さが累
積されていないのでＡｌ膜１７の配列方向の長さが短
く、しかもＡｌ膜１７が密に配置されている。このた
め、図２、３に示した第１及び第２従来例に比べてメモ
リセル面積が夫々２６％及び５％縮小されており、高集
積化が可能である。
【００２２】しかも、本実施例でも、第２層目のＡｌ膜
１９に対するコンタクト孔１８の開孔からプログラムを
開始するので、第１及び第２従来例に比べてＴＡＴが長
くなることはない。
１９に対するコンタクト孔１８の開孔からプログラムを
開始するので、第１及び第２従来例に比べてＴＡＴが長
くなることはない。
【００２３】なお、以上の実施例は本発明をマスクＲＯ
Ｍに適用したものであるが、ＥＰＲＯＭやフラッシュＥ
ＥＰＲＯＭ等でも平面的なパターンはマスクＲＯＭと同
じであるので、本発明をこれらのＥＰＲＯＭやフラッシ
ュＥＥＰＲＯＭ等に適用して、これらの集積度を高める
ことができる。
Ｍに適用したものであるが、ＥＰＲＯＭやフラッシュＥ
ＥＰＲＯＭ等でも平面的なパターンはマスクＲＯＭと同
じであるので、本発明をこれらのＥＰＲＯＭやフラッシ
ュＥＥＰＲＯＭ等に適用して、これらの集積度を高める
ことができる。
【００２４】また、上述の実施例ではＳｉ基板のドレイ
ン領域１２とＡｌ膜１９とをＡｌ膜１７が電気的に接続
しているが、例えばＳｉ基板上の多結晶Ｓｉ膜とその上
層のＡｌ膜とをそれらの中間層のＡｌ膜で電気的に接続
する構造の半導体装置にも本発明を適用することができ
る。
ン領域１２とＡｌ膜１９とをＡｌ膜１７が電気的に接続
しているが、例えばＳｉ基板上の多結晶Ｓｉ膜とその上
層のＡｌ膜とをそれらの中間層のＡｌ膜で電気的に接続
する構造の半導体装置にも本発明を適用することができ
る。
【００２５】
【発明の効果】請求項１の半導体装置では、導電膜の配
列方向の長さを短くすることができ、しかも導電膜を密
に配置することができるので、集積度を高めることがで
きる。
列方向の長さを短くすることができ、しかも導電膜を密
に配置することができるので、集積度を高めることがで
きる。
【００２６】請求項２の半導体装置では、導電膜の配列
方向の長さを最も短くすることができ、しかも導電膜を
最も密に配置することができるので、集積度を最も高め
ることができる。
方向の長さを最も短くすることができ、しかも導電膜を
最も密に配置することができるので、集積度を最も高め
ることができる。
【図１】本発明の一実施例の平面図である。
【図２】本発明の第１従来例の平面図である。
【図３】本発明の第２従来例の平面図である。
１２ ドレイン領域 １３ コンタクト孔 １７ Ａｌ膜 １９ Ａｌ膜
Claims (2)
- 【請求項１】 互いに平行に延在している複数の配線に
沿って導電領域に対する複数のコンタクト孔が形成され
ており、前記コンタクト孔に対応する導電膜と前記コン
タクト孔とを介して前記配線が前記導電領域に電気的に
接続されている半導体装置において、 互いに隣接している前記配線に対して前記導電膜が互い
に反対の方向へ傾斜して延在すると共に、 互いに隣接している前記配線に接続されている前記導電
膜が前記配線の延在方向へ互い違いに配置されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記傾斜の角度が４５°であることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218510A JPH0645563A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218510A JPH0645563A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645563A true JPH0645563A (ja) | 1994-02-18 |
Family
ID=16721060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218510A Pending JPH0645563A (ja) | 1992-07-24 | 1992-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448899B1 (ko) * | 2002-08-20 | 2004-09-16 | 삼성전자주식회사 | 상변환 기억 소자 |
| JP2005203742A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ |
-
1992
- 1992-07-24 JP JP4218510A patent/JPH0645563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448899B1 (ko) * | 2002-08-20 | 2004-09-16 | 삼성전자주식회사 | 상변환 기억 소자 |
| JP2005203742A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ |
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