JPH053326A - 浮遊ゲート型不揮発性半導体記憶装置 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置Info
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- JPH053326A JPH053326A JP3180132A JP18013291A JPH053326A JP H053326 A JPH053326 A JP H053326A JP 3180132 A JP3180132 A JP 3180132A JP 18013291 A JP18013291 A JP 18013291A JP H053326 A JPH053326 A JP H053326A
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- Japan
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- film
- contact hole
- floating gate
- memory device
- semiconductor memory
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】データ出力用電極のためのコンタクト自体及び
その周辺の領域を縮小し、またビット線同士の間隔を狭
めて、集積度及び信頼性を向上させる。 【構成】データ出力用電極であるＮ+ 領域１５とビット
線であるＡｌ膜２２とが、ポリサイド膜２３を介して電
気的に接続されている。Ａｌ膜２２とポリサイド膜２３
とを接続しているコンタクト孔２６は、Ａｌ膜２２の延
在方向へ４ビット分の記憶セル毎に１個ずつ、且つＡｌ
膜２２の延在方向と直角な方向では互い違いに配置され
ている。ポリサイド膜２３はＡｌ膜２２よりも段差被覆
性が良いので、Ｎ+ 領域１５用のコンタクト孔２１自体
及びその周辺の領域を縮小することができる。
その周辺の領域を縮小し、またビット線同士の間隔を狭
めて、集積度及び信頼性を向上させる。 【構成】データ出力用電極であるＮ+ 領域１５とビット
線であるＡｌ膜２２とが、ポリサイド膜２３を介して電
気的に接続されている。Ａｌ膜２２とポリサイド膜２３
とを接続しているコンタクト孔２６は、Ａｌ膜２２の延
在方向へ４ビット分の記憶セル毎に１個ずつ、且つＡｌ
膜２２の延在方向と直角な方向では互い違いに配置され
ている。ポリサイド膜２３はＡｌ膜２２よりも段差被覆
性が良いので、Ｎ+ 領域１５用のコンタクト孔２１自体
及びその周辺の領域を縮小することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、浮遊ゲート型不揮
発性半導体記憶装置、特に、スタックゲート型の浮遊ゲ
ートを有する不揮発性半導体記憶装置に関するものであ
る。
発性半導体記憶装置、特に、スタックゲート型の浮遊ゲ
ートを有する不揮発性半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】浮遊ゲート型不揮発性半導体記憶装置で
は、記憶セルの面積を小さくして集積度を向上させるた
めに、浮遊ゲート上に制御ゲートを積み上げたスタック
ゲート型構造が考えられている。図３〜５は、この様な
構造の不揮発性半導体記憶装置の一種であるＮＯＲ型Ｅ
ＰＲＯＭの一従来例を示している。
は、記憶セルの面積を小さくして集積度を向上させるた
めに、浮遊ゲート上に制御ゲートを積み上げたスタック
ゲート型構造が考えられている。図３〜５は、この様な
構造の不揮発性半導体記憶装置の一種であるＮＯＲ型Ｅ
ＰＲＯＭの一従来例を示している。
【０００３】この一従来例では、Ｓｉ基板１１のフィー
ルド領域の表面にＳｉＯ2 膜１２が形成されており、Ｓ
ｉ基板１１上の第１層目及び第２層目の多結晶Ｓｉ膜１
３、１４が夫々浮遊ゲートと制御ゲートつまりワード線
とになっている。多結晶Ｓｉ膜１３、１４の両側の活性
領域にはＮ+ 領域１５、１６が形成されており、またこ
れらの多結晶Ｓｉ膜１３、１４は層間絶縁膜１７と平坦
化膜１８とに覆われている。
ルド領域の表面にＳｉＯ2 膜１２が形成されており、Ｓ
ｉ基板１１上の第１層目及び第２層目の多結晶Ｓｉ膜１
３、１４が夫々浮遊ゲートと制御ゲートつまりワード線
とになっている。多結晶Ｓｉ膜１３、１４の両側の活性
領域にはＮ+ 領域１５、１６が形成されており、またこ
れらの多結晶Ｓｉ膜１３、１４は層間絶縁膜１７と平坦
化膜１８とに覆われている。
【０００４】平坦化膜１８及び層間絶縁膜１７にはＮ+
領域１５に達するコンタクト孔２１が設けられており、
ビット線であるＡｌ膜２２がコンタクト孔２１を介して
Ｎ+ 領域１５に接続されている。従って、Ｎ+ 領域１５
が記憶セルのデータ出力用電極になっており、Ｎ+領域
１６が接地線になっている。
領域１５に達するコンタクト孔２１が設けられており、
ビット線であるＡｌ膜２２がコンタクト孔２１を介して
Ｎ+ 領域１５に接続されている。従って、Ｎ+ 領域１５
が記憶セルのデータ出力用電極になっており、Ｎ+領域
１６が接地線になっている。
【０００５】
【発明が解決しようとする課題】ところで、Ａｌ膜２２
は、スパッタ堆積によって形成されるが、段差被覆性が
元々良くない。しかも、この一従来例の様なスタックゲ
ート型構造ではコンタクト孔２１の段差が大きいので、
Ａｌ膜２２の段差被覆性が更に悪い。このため、図４中
に示すコンタクト孔２１自体の寸法ｌもコンタクト孔２
１の両側に確保されている平坦化のための余裕領域の寸
法ｄも縮小することができず、集積度を向上させること
が難しかった。
は、スパッタ堆積によって形成されるが、段差被覆性が
元々良くない。しかも、この一従来例の様なスタックゲ
ート型構造ではコンタクト孔２１の段差が大きいので、
Ａｌ膜２２の段差被覆性が更に悪い。このため、図４中
に示すコンタクト孔２１自体の寸法ｌもコンタクト孔２
１の両側に確保されている平坦化のための余裕領域の寸
法ｄも縮小することができず、集積度を向上させること
が難しかった。
【０００６】しかも、上述の様にコンタクト孔２１の周
辺がフロー等によって平坦化されているので、Ａｌ膜２
２をパターニングするためのリソグラフィ工程におい
て、マスクの位置合わせのためにシャープな信号を得る
ことができない。このため、図５中に示すコンタクト孔
２１の両側に確保されている位置合わせのための余裕領
域の寸法ｏも縮小することができず、集積度を向上させ
ることが難しかった。
辺がフロー等によって平坦化されているので、Ａｌ膜２
２をパターニングするためのリソグラフィ工程におい
て、マスクの位置合わせのためにシャープな信号を得る
ことができない。このため、図５中に示すコンタクト孔
２１の両側に確保されている位置合わせのための余裕領
域の寸法ｏも縮小することができず、集積度を向上させ
ることが難しかった。
【０００７】更に、図３から明らかな様に、Ａｌ膜２２
の延在方向と直角な方向ではコンタクト孔２１同士が隣
り合わせに配置されているので、Ａｌ膜２２同士の間隔
ｓがこの部分で最も狭い。また、上述の様に、コンタク
ト孔２１自体の寸法ｌ′も余裕領域の寸法ｏも縮小する
ことができない。このため、この部分もネックになっ
て、集積度を向上させることが難しかった。
の延在方向と直角な方向ではコンタクト孔２１同士が隣
り合わせに配置されているので、Ａｌ膜２２同士の間隔
ｓがこの部分で最も狭い。また、上述の様に、コンタク
ト孔２１自体の寸法ｌ′も余裕領域の寸法ｏも縮小する
ことができない。このため、この部分もネックになっ
て、集積度を向上させることが難しかった。
【０００８】また、図３、４から明らかな様に、Ａｌ膜
２２のためのコンタクト孔２１が２ビット分の記憶セル
に１個の割合と多数存在している。そして、上述の様
に、Ａｌ膜２２は段差被覆性が悪い。このため、上述の
一従来例は信頼性が低い。
２２のためのコンタクト孔２１が２ビット分の記憶セル
に１個の割合と多数存在している。そして、上述の様
に、Ａｌ膜２２は段差被覆性が悪い。このため、上述の
一従来例は信頼性が低い。
【０００９】
【課題を解決するための手段】請求項１の浮遊ゲート型
不揮発性半導体記憶装置では、データ出力用電極１５に
導電膜２３が接続されており、前記データ出力用電極１
５の数よりも少ない数のコンタクト２６によって前記導
電膜２３とビット線２２とが接続されている。
不揮発性半導体記憶装置では、データ出力用電極１５に
導電膜２３が接続されており、前記データ出力用電極１
５の数よりも少ない数のコンタクト２６によって前記導
電膜２３とビット線２２とが接続されている。
【００１０】請求項２の浮遊ゲート型不揮発性半導体記
憶装置では、前記コンタクト２６が前記ビット線２２の
延在方向と直角な方向では互い違いに配置されている。
憶装置では、前記コンタクト２６が前記ビット線２２の
延在方向と直角な方向では互い違いに配置されている。
【００１１】
【作用】請求項１の浮遊ゲート型不揮発性半導体記憶装
置では、記憶セルのデータ出力用電極１５とビット線２
２とが導電膜２３を介して電気的に接続されているの
で、この導電膜２３として段差被覆性の良い膜を選定す
ることができる。この結果、データ出力用電極１５のた
めのコンタクト２１が小さくてもよく、また、このコン
タクト２１の周辺の平坦度が低くてよい。従って、デー
タ出力用電極１５のためのコンタクト２１自体及びこの
コンタクト２１周辺の余裕領域を縮小することができ
る。
置では、記憶セルのデータ出力用電極１５とビット線２
２とが導電膜２３を介して電気的に接続されているの
で、この導電膜２３として段差被覆性の良い膜を選定す
ることができる。この結果、データ出力用電極１５のた
めのコンタクト２１が小さくてもよく、また、このコン
タクト２１の周辺の平坦度が低くてよい。従って、デー
タ出力用電極１５のためのコンタクト２１自体及びこの
コンタクト２１周辺の余裕領域を縮小することができ
る。
【００１２】また、データ出力用電極１５の数よりも少
ない数のコンタクト２６によって導電膜２３とビット線
２２とが接続されているので、ビット線２２のためのこ
のコンタクト２６の数が少なくてよい。
ない数のコンタクト２６によって導電膜２３とビット線
２２とが接続されているので、ビット線２２のためのこ
のコンタクト２６の数が少なくてよい。
【００１３】請求項２の浮遊ゲート型不揮発性半導体記
憶装置では、ビット線２２の延在方向と直角な方向では
ビット線２２のためのコンタクト２６同士が隣り合わせ
に配置されている場合に比べて、ビット線２２同士の間
隔を狭めることができる。
憶装置では、ビット線２２の延在方向と直角な方向では
ビット線２２のためのコンタクト２６同士が隣り合わせ
に配置されている場合に比べて、ビット線２２同士の間
隔を狭めることができる。
【００１４】
【実施例】以下、スタックゲート型構造のＮＯＲ型ＥＰ
ＲＯＭに適用した本願の発明の一実施例を、図１、２を
参照しながら説明する。
ＲＯＭに適用した本願の発明の一実施例を、図１、２を
参照しながら説明する。
【００１５】本実施例も、フィールド領域のＳｉＯ2 膜
１２、浮遊ゲート及び制御ゲートである多結晶Ｓｉ膜１
３、１４、データ出力用電極及び接地線であるＮ+ 領域
１５、１６、及びコンタクト孔２１については、図３〜
５に示した従来例と実質的に同様の構成を有している。
１２、浮遊ゲート及び制御ゲートである多結晶Ｓｉ膜１
３、１４、データ出力用電極及び接地線であるＮ+ 領域
１５、１６、及びコンタクト孔２１については、図３〜
５に示した従来例と実質的に同様の構成を有している。
【００１６】しかし、本実施例では、多結晶Ｓｉ膜とＷ
Ｓｉ膜とから成るポリサイド膜２３が、ビット線である
Ａｌ膜２２の下層で且つこのＡｌ膜２２に沿って、４ビ
ット分の記憶セルに亘って形成されている。そして、こ
のポリサイド膜２３は、図１から明らかな様に、Ａｌ膜
２２の延在方向と直角な方向では互い違いに位置する様
にパターニングされている。
Ｓｉ膜とから成るポリサイド膜２３が、ビット線である
Ａｌ膜２２の下層で且つこのＡｌ膜２２に沿って、４ビ
ット分の記憶セルに亘って形成されている。そして、こ
のポリサイド膜２３は、図１から明らかな様に、Ａｌ膜
２２の延在方向と直角な方向では互い違いに位置する様
にパターニングされている。
【００１７】パターニングされている１つのポリサイド
膜２３は、２個のコンタクト孔２１を介して、２個のＮ
+ 領域１５に接続されている。また、このポリサイド膜
２３は、層間絶縁膜２４と平坦化膜２５とに覆われてい
る。
膜２３は、２個のコンタクト孔２１を介して、２個のＮ
+ 領域１５に接続されている。また、このポリサイド膜
２３は、層間絶縁膜２４と平坦化膜２５とに覆われてい
る。
【００１８】Ａｌ膜２２の延在方向におけるポリサイド
膜２３の中央部は、Ｎ+ 領域１６上に位置している。そ
して、この中央部上の平坦化膜２５及び層間絶縁膜２４
にはポリサイド膜２３に達するコンタクト孔２６が設け
られており、このコンタクト孔２６を介してＡｌ膜２２
がポリサイド膜２３に接続されている。従って、コンタ
クト孔２６も、Ａｌ膜２２の延在方向へ４ビット分の記
憶セル毎に１個ずつ、且つＡｌ膜２２の延在方向と直角
な方向では互い違いに配置されている。
膜２３の中央部は、Ｎ+ 領域１６上に位置している。そ
して、この中央部上の平坦化膜２５及び層間絶縁膜２４
にはポリサイド膜２３に達するコンタクト孔２６が設け
られており、このコンタクト孔２６を介してＡｌ膜２２
がポリサイド膜２３に接続されている。従って、コンタ
クト孔２６も、Ａｌ膜２２の延在方向へ４ビット分の記
憶セル毎に１個ずつ、且つＡｌ膜２２の延在方向と直角
な方向では互い違いに配置されている。
【００１９】以上の様な本実施例では、Ｎ+ 領域１５と
Ａｌ膜２２とがポリサイド膜２３を介して電気的に接続
されており、ＣＶＤで形成されたポリサイド膜２３は段
差被覆性が良い。このため、図４中に示したコンタクト
孔２１自体の寸法ｌもコンタクト孔２１の両側に確保さ
れている平坦化のための余裕領域の寸法ｄも、既述の従
来例に比べて縮小することができる。
Ａｌ膜２２とがポリサイド膜２３を介して電気的に接続
されており、ＣＶＤで形成されたポリサイド膜２３は段
差被覆性が良い。このため、図４中に示したコンタクト
孔２１自体の寸法ｌもコンタクト孔２１の両側に確保さ
れている平坦化のための余裕領域の寸法ｄも、既述の従
来例に比べて縮小することができる。
【００２０】また、多結晶Ｓｉ膜１３、１４同士の間に
設けられているコンタクト孔２１に比べて、近傍に配線
が存在していないコンタクト孔２６は浅い。このため、
既述の従来例におけるコンタクト孔２１自体の寸法ｌに
比べて、コンタクト孔２６自体の寸法も縮小することが
できる。
設けられているコンタクト孔２１に比べて、近傍に配線
が存在していないコンタクト孔２６は浅い。このため、
既述の従来例におけるコンタクト孔２１自体の寸法ｌに
比べて、コンタクト孔２６自体の寸法も縮小することが
できる。
【００２１】しかも、上述の様にコンタクト孔２１の周
辺の平坦度が既述の従来例よりも低くてよいので、ポリ
サイド膜２３をパターニングするためのリソグラフィ工
程において、マスクの位置合わせのためにシャープな信
号を得ることができる。このため、図５中に示したコン
タクト孔２１の両側に確保されている位置合わせのため
の余裕領域の寸法ｏも縮小することができる。
辺の平坦度が既述の従来例よりも低くてよいので、ポリ
サイド膜２３をパターニングするためのリソグラフィ工
程において、マスクの位置合わせのためにシャープな信
号を得ることができる。このため、図５中に示したコン
タクト孔２１の両側に確保されている位置合わせのため
の余裕領域の寸法ｏも縮小することができる。
【００２２】また、コンタクト孔２６がコンタクト孔２
１よりも浅いので、コンタクト孔２６の周辺の平坦度が
既述の従来例におけるコンタクト孔２１の周辺の平坦度
よりも低くてよい。このため、Ａｌ膜２２をパターニン
グするためのリソグラフィ工程においても、マスクの位
置合わせのためにシャープな信号を得ることができる。
従って、コンタクト孔２６の両側に確保されている位置
合わせのための余裕領域の寸法も、図５中に示した寸法
ｏに比べて縮小することができる。
１よりも浅いので、コンタクト孔２６の周辺の平坦度が
既述の従来例におけるコンタクト孔２１の周辺の平坦度
よりも低くてよい。このため、Ａｌ膜２２をパターニン
グするためのリソグラフィ工程においても、マスクの位
置合わせのためにシャープな信号を得ることができる。
従って、コンタクト孔２６の両側に確保されている位置
合わせのための余裕領域の寸法も、図５中に示した寸法
ｏに比べて縮小することができる。
【００２３】更に、図１から明らかな様に、コンタクト
孔２６がＡｌ膜２２の延在方向と直角な方向では互い違
いに配置されているので、Ａｌ膜２２同士の間隔を狭め
るに際して、コンタクト孔２６の部分がネックになるこ
とはない。
孔２６がＡｌ膜２２の延在方向と直角な方向では互い違
いに配置されているので、Ａｌ膜２２同士の間隔を狭め
るに際して、コンタクト孔２６の部分がネックになるこ
とはない。
【００２４】また、図１、２から明らかな様に、Ａｌ膜
２２のためのコンタクト孔２６が、４ビット分の記憶セ
ルに１個の割合と、既述の従来例の半分しか存在してい
ない。このため、本実施例は既述の従来例に比べて信頼
性が高い。
２２のためのコンタクト孔２６が、４ビット分の記憶セ
ルに１個の割合と、既述の従来例の半分しか存在してい
ない。このため、本実施例は既述の従来例に比べて信頼
性が高い。
【００２５】なお、以上の実施例ではポリサイド膜２３
が４ビット分の記憶セル毎に１つずつ形成されている
が、もっと多数の記憶セル毎に形成されていてもよく、
Ａｌ膜２２に沿って切断されることなく形成されていて
もよい。また、コンタクト孔２６もＡｌ膜２２の延在方
向へ４ビット分の記憶セル毎に１個ずつ形成されている
が、コンタクト孔２１の数よりも少数でありさえすれば
よい。
が４ビット分の記憶セル毎に１つずつ形成されている
が、もっと多数の記憶セル毎に形成されていてもよく、
Ａｌ膜２２に沿って切断されることなく形成されていて
もよい。また、コンタクト孔２６もＡｌ膜２２の延在方
向へ４ビット分の記憶セル毎に１個ずつ形成されている
が、コンタクト孔２１の数よりも少数でありさえすれば
よい。
【００２６】また、Ｎ+ 領域１５とＡｌ膜２２との電気
的接続のためにポリサイド膜２３を用いているが、ＣＶ
Ｄで形成した多結晶Ｓｉ膜や高融点金属膜等の様に段差
被覆性の良い膜であれば、これらの膜をポリサイド膜２
３の代わりに用いることができる。
的接続のためにポリサイド膜２３を用いているが、ＣＶ
Ｄで形成した多結晶Ｓｉ膜や高融点金属膜等の様に段差
被覆性の良い膜であれば、これらの膜をポリサイド膜２
３の代わりに用いることができる。
【００２７】また、上述の実施例はＮＯＲ型ＥＰＲＯＭ
に本願の発明を適用したものであるが、本願の発明はフ
ラッシュＥＥＰＲＯＭ等にも適用することができる。
に本願の発明を適用したものであるが、本願の発明はフ
ラッシュＥＥＰＲＯＭ等にも適用することができる。
【００２８】
【発明の効果】請求項１の浮遊ゲート型不揮発性半導体
記憶装置では、データ出力用電極のためのコンタクト自
体及びこのコンタクト周辺の余裕領域を縮小することが
でき、ビット線のためのコンタクトの数も少なくてよい
ので、集積度を向上させることができる。また、ビット
線のためのコンタクトの数が少なくてよいので、信頼性
を向上させることもできる。
記憶装置では、データ出力用電極のためのコンタクト自
体及びこのコンタクト周辺の余裕領域を縮小することが
でき、ビット線のためのコンタクトの数も少なくてよい
ので、集積度を向上させることができる。また、ビット
線のためのコンタクトの数が少なくてよいので、信頼性
を向上させることもできる。
【００２９】請求項２の浮遊ゲート型不揮発性半導体記
憶装置では、ビット線同士の間隔を狭めることができる
ので、集積度を更に向上させることができる。
憶装置では、ビット線同士の間隔を狭めることができる
ので、集積度を更に向上させることができる。
【図１】本願の発明の一実施例の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う側断面図である。
【図３】本願の発明の一従来例の平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う側断面図である。
【図５】図３のＶ−Ｖ線に沿う側断面図である。
１５ Ｎ+ 領域
２２ Ａｌ膜
２３ ポリサイド膜
２６ コンタクト孔
Claims (2)
- 【請求項１】記憶セルのデータ出力用電極とビット線と
が電気的に接続されている浮遊ゲート型不揮発性半導体
記憶装置において、前記データ出力用電極に導電膜が接
続されており、前記データ出力用電極の数よりも少ない
数のコンタクトによって前記導電膜と前記ビット線とが
接続されていることを特徴とする浮遊ゲート型不揮発性
半導体記憶装置。 - 【請求項２】前記コンタクトが前記ビット線の延在方向
と直角な方向では互い違いに配置されていることを特徴
とする請求項１記載の浮遊ゲート型不揮発性半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180132A JPH053326A (ja) | 1991-06-25 | 1991-06-25 | 浮遊ゲート型不揮発性半導体記憶装置 |
| KR1019920010795A KR930001417A (ko) | 1991-06-25 | 1992-06-22 | 부유(浮遊)게이트형 불휘발성 반도체 기억장치 |
| US07/903,497 US5260894A (en) | 1991-06-25 | 1992-06-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180132A JPH053326A (ja) | 1991-06-25 | 1991-06-25 | 浮遊ゲート型不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053326A true JPH053326A (ja) | 1993-01-08 |
Family
ID=16077974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180132A Pending JPH053326A (ja) | 1991-06-25 | 1991-06-25 | 浮遊ゲート型不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260894A (ja) |
| JP (1) | JPH053326A (ja) |
| KR (1) | KR930001417A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554867A (en) * | 1993-12-27 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor |
| US6157056A (en) * | 1997-01-20 | 2000-12-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a plurality of memory cell transistors arranged to constitute memory cell arrays |
| US6528460B2 (en) | 2000-06-15 | 2003-03-04 | Fuji Photo Film Co., Ltd. | Lubricant composition |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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