JPH0646477B2 - Ｃｄ再生装置の信号処理回路 - Google Patents
Ｃｄ再生装置の信号処理回路Info
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- JPH0646477B2 JPH0646477B2 JP14552886A JP14552886A JPH0646477B2 JP H0646477 B2 JPH0646477 B2 JP H0646477B2 JP 14552886 A JP14552886 A JP 14552886A JP 14552886 A JP14552886 A JP 14552886A JP H0646477 B2 JPH0646477 B2 JP H0646477B2
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- 238000001514 detection method Methods 0.000 description 12
- 230000003247 decreasing effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Rotational Drive Of Disk (AREA)
Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、ＣＤ（コンパクトディスク）再生装置の信号
処理回路に関し、特に、ＣＤから読み取られたシンボル
データをＲＡＭに記憶し、更に、記憶されたシンボルデ
ータを読み出してデインターリーブすると共にＲＡＭに
記憶されたデータ量に基いてディスクモータの回転速度
を制御する信号処理回路に関する。
処理回路に関し、特に、ＣＤから読み取られたシンボル
データをＲＡＭに記憶し、更に、記憶されたシンボルデ
ータを読み出してデインターリーブすると共にＲＡＭに
記憶されたデータ量に基いてディスクモータの回転速度
を制御する信号処理回路に関する。
(ロ)従来の技術 ＣＤ方式では、ＣＩＲＣ（クロス・インターリーブ・リ
ード・ソロモン・コード）と呼ばれる誤り訂正方式が用
いられ、右チャンネルと左チャンネルの各々６サンプル
によって２４個の情報シンボル（８ビット）と８個のパ
リティシンボル（８ビット）の合計３２個のシンボルが
作成される。これらの３２シンボルに８ビットのサブコ
ードが付されこれらがＥＦＭ変調されて２４ビットのフ
ーム同期信号と共に１フレームとしてディスクに記録さ
れる。ディスクへの記録は線速度一定（ＣＬＶ）方式で
為される。
ード・ソロモン・コード）と呼ばれる誤り訂正方式が用
いられ、右チャンネルと左チャンネルの各々６サンプル
によって２４個の情報シンボル（８ビット）と８個のパ
リティシンボル（８ビット）の合計３２個のシンボルが
作成される。これらの３２シンボルに８ビットのサブコ
ードが付されこれらがＥＦＭ変調されて２４ビットのフ
ーム同期信号と共に１フレームとしてディスクに記録さ
れる。ディスクへの記録は線速度一定（ＣＬＶ）方式で
為される。
ＣＤ再生装置に於ける信号処理回路は、ディスクから読
み出されたＥＦＭ信号をデコードして８ビットのシンボ
ルを作成し、該シンボルをＲＡＭに順次記憶する動作
と、ＲＡＭに記憶されたシンボルを読み出して１フレー
ム毎にＣＩＲＣ回路によってＣ1誤り訂正及びＣ2誤り訂
正を行い、その訂正されたシンボルを再びＲＡＭに記憶
する動作と、訂正されたシンボルをＲＡＭから読み出し
てＤＡ変換回路に印加する動作とを行っている。
み出されたＥＦＭ信号をデコードして８ビットのシンボ
ルを作成し、該シンボルをＲＡＭに順次記憶する動作
と、ＲＡＭに記憶されたシンボルを読み出して１フレー
ム毎にＣＩＲＣ回路によってＣ1誤り訂正及びＣ2誤り訂
正を行い、その訂正されたシンボルを再びＲＡＭに記憶
する動作と、訂正されたシンボルをＲＡＭから読み出し
てＤＡ変換回路に印加する動作とを行っている。
また、ＣＬＶ方式では、ディスクが線速度一定となるよ
うにディスクモータをサーボ回路によって制御してい
る。即ち、ＥＦＭ信号に基いてＰＬＬ回路で作成された
同期信号を分周回路で分周した信号と基準発振器からの
基準信号を分周回路で分周した信号との位相を比較し、
これらが一致するようにディスクモータを制御してい
る。しかし、ＥＦＭ信号のドロップアウト等によりディ
スクモータのサーボが正確でなくなるとディスクの線速
度が一定でなくなり、ＥＦＭ信号にジッタが発生する。
これらのジッタは、ある程度の範囲であればＲＡＭによ
って吸収することができるが、その範囲を越えてしまう
とジッタを吸収することができなくなる。
うにディスクモータをサーボ回路によって制御してい
る。即ち、ＥＦＭ信号に基いてＰＬＬ回路で作成された
同期信号を分周回路で分周した信号と基準発振器からの
基準信号を分周回路で分周した信号との位相を比較し、
これらが一致するようにディスクモータを制御してい
る。しかし、ＥＦＭ信号のドロップアウト等によりディ
スクモータのサーボが正確でなくなるとディスクの線速
度が一定でなくなり、ＥＦＭ信号にジッタが発生する。
これらのジッタは、ある程度の範囲であればＲＡＭによ
って吸収することができるが、その範囲を越えてしまう
とジッタを吸収することができなくなる。
そこで、従来はＲＡＭのデータ蓄積量を検出し、蓄積量
に応じてＥＦＭ信号に基いて作成された同期信号を分周
する分周回路の分周比を増減するか、あるいは、基準信
号を分周する分周回路の分周比を増減することにより、
ディスクモータの制御を行っていた。これにより、ＲＡ
Ｍのジッタ吸収量を越えないようにディスクモータのサ
ーボを行うことができる。
に応じてＥＦＭ信号に基いて作成された同期信号を分周
する分周回路の分周比を増減するか、あるいは、基準信
号を分周する分周回路の分周比を増減することにより、
ディスクモータの制御を行っていた。これにより、ＲＡ
Ｍのジッタ吸収量を越えないようにディスクモータのサ
ーボを行うことができる。
斯上の技術は、特開昭５９−９０２６２号公報に記載さ
れている。
れている。
(ハ)発明が解決しようとする問題点 しかしながら、従来は、ＲＡＭのデータ蓄積量を検出す
るためにＲＡＭのアドレスを制御するアドレスカウンタ
の書き込みアドレスと読み出しアドレスの差を演算する
ための演算回路が必要であり、素子数が増加する欠点が
ある。
るためにＲＡＭのアドレスを制御するアドレスカウンタ
の書き込みアドレスと読み出しアドレスの差を演算する
ための演算回路が必要であり、素子数が増加する欠点が
ある。
(ニ)問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、Ｒ
ＡＭの書き込みアドレスを決定する第１のカウンタと、
ＲＡＭの読み出しアドレスを決定する第２のカウンタ
と、第２のカウンタ（又は第１のカウンタ）の内容がプ
リセットされる第３のカウンタと、該第３のカウンタに
クロックパルスを印加して計数させたとき第１のカウン
タ（又は第２のカウンタ）の内容と一致するまでのクロ
ックパルス数を計数する第４のカウンタと、該第４のカ
ウンタの計数値が所定範囲内のときにディスクモータの
サーボ回路に内蔵される分周回路の分周比を増減し、所
定範囲外のときに前記第１あるいは第２のカウンタに所
定値をプリセットする制御回路とを備えたものである。
ＡＭの書き込みアドレスを決定する第１のカウンタと、
ＲＡＭの読み出しアドレスを決定する第２のカウンタ
と、第２のカウンタ（又は第１のカウンタ）の内容がプ
リセットされる第３のカウンタと、該第３のカウンタに
クロックパルスを印加して計数させたとき第１のカウン
タ（又は第２のカウンタ）の内容と一致するまでのクロ
ックパルス数を計数する第４のカウンタと、該第４のカ
ウンタの計数値が所定範囲内のときにディスクモータの
サーボ回路に内蔵される分周回路の分周比を増減し、所
定範囲外のときに前記第１あるいは第２のカウンタに所
定値をプリセットする制御回路とを備えたものである。
(ホ)作用 上述の手段によれば、第１のカウンタはＥＦＭ信号の同
期信号に基いて作成される書き込み要求パルス３２ＬＰ
によってカウントアップして書き込みアドレスを指定し
ており、第２のカウンタは水晶発振回路からの基準クロ
ックパルスによってカウントアップして読み出しアドレ
スを指定しているが、書き込みアドレスは読み出しアド
レスより所定領域、（例えば“６”領域分）だけ大きく
なっている。そこで、あるタイミングに於いて発生され
るプリセットパルスＰＳにより、第２のカウンタの計数
値を第３のカウンタにプリセットした後、第３のカウン
タにクロックパルスＣＯＭＰＣＬを印加して計数を開始
すると、正常にディスクが回転していれば６個のクロッ
クパルスＣＯＭＰＣＬで第１のカウンタと第３のカウン
タの一致が検出される。即ち、一致したとこの第４のカ
ウンタの計数値によってＲＡＭのジッタ吸収量が判別で
き、制御回路が第４のカウンタの計数値に基いてサーボ
回路の分周回路の分周比を増減し、また、所定範囲外の
ときには、第１のカウンタに所定値をプリセットしてＲ
ＡＭの書き込み及び読み出しのアドレスを正常な位置に
引きもどす。
期信号に基いて作成される書き込み要求パルス３２ＬＰ
によってカウントアップして書き込みアドレスを指定し
ており、第２のカウンタは水晶発振回路からの基準クロ
ックパルスによってカウントアップして読み出しアドレ
スを指定しているが、書き込みアドレスは読み出しアド
レスより所定領域、（例えば“６”領域分）だけ大きく
なっている。そこで、あるタイミングに於いて発生され
るプリセットパルスＰＳにより、第２のカウンタの計数
値を第３のカウンタにプリセットした後、第３のカウン
タにクロックパルスＣＯＭＰＣＬを印加して計数を開始
すると、正常にディスクが回転していれば６個のクロッ
クパルスＣＯＭＰＣＬで第１のカウンタと第３のカウン
タの一致が検出される。即ち、一致したとこの第４のカ
ウンタの計数値によってＲＡＭのジッタ吸収量が判別で
き、制御回路が第４のカウンタの計数値に基いてサーボ
回路の分周回路の分周比を増減し、また、所定範囲外の
ときには、第１のカウンタに所定値をプリセットしてＲ
ＡＭの書き込み及び読み出しのアドレスを正常な位置に
引きもどす。
(ヘ)実施例 第１図は本発明の実施例を示すブロック図である。第１
のカウンタ（ＦＣＴＲＨ）(1)は、ＥＦＭ信号から複調
された１フレーム分の情報シンボル２４個とパリティシ
ンボル８個を書き込むＲＡＭ（図示せず）のアドレス領
域を指定するものであり、７ビットから構成されてい
る。また、第１のカウンタ(1)の計数入力力ＣＬには、
ＥＦＭ信号から１つのシンボルが取り出される毎に発生
する書き込み要求パルス３２ＬＰを計数するカウンタ
（ＦＣＴＲＬ）(2)のキャリー出力が印加されている。
即ち、第１のカウンタ(1)は、１フレーム分のシンボル
を書き込むＲＡＭの上位アドレスを指定し、カウンタ
(2)は、そのアドレス領域中に１シンボルを書き込む下
位アドレスを指定するものである。ここで、書き込み要
求信号３２ＬＰは、ＥＦＭ信号と同期するようにＰＬＬ
回路（図示せず）で作成された同期信号ＰＬＣＫ（４．
３２１８ＭHz）に基いて作成されるため、ＥＦＭ信号の
ジッタにより、カウンタ(2)及び第１のカウンタ(1)の計
数にもジッタが発生する。
のカウンタ（ＦＣＴＲＨ）(1)は、ＥＦＭ信号から複調
された１フレーム分の情報シンボル２４個とパリティシ
ンボル８個を書き込むＲＡＭ（図示せず）のアドレス領
域を指定するものであり、７ビットから構成されてい
る。また、第１のカウンタ(1)の計数入力力ＣＬには、
ＥＦＭ信号から１つのシンボルが取り出される毎に発生
する書き込み要求パルス３２ＬＰを計数するカウンタ
（ＦＣＴＲＬ）(2)のキャリー出力が印加されている。
即ち、第１のカウンタ(1)は、１フレーム分のシンボル
を書き込むＲＡＭの上位アドレスを指定し、カウンタ
(2)は、そのアドレス領域中に１シンボルを書き込む下
位アドレスを指定するものである。ここで、書き込み要
求信号３２ＬＰは、ＥＦＭ信号と同期するようにＰＬＬ
回路（図示せず）で作成された同期信号ＰＬＣＫ（４．
３２１８ＭHz）に基いて作成されるため、ＥＦＭ信号の
ジッタにより、カウンタ(2)及び第１のカウンタ(1)の計
数にもジッタが発生する。
一方、第２のカウンタ（ＸＣＴＲ）(3)は、７ビットで
構成され、ＲＡＭに書き込まれた１フレーム分のシンボ
ルを読み出すために、その１フレーム分が記憶されたア
ドレス領域を指定する。この第２のカウンタ(3)の計数
入力ＣＬには、水晶発振回路（図示せず）で発振された
基準クロックパルスから作成されたクロックパルスφ2M
（２．１６０９ＭMz）を計数する４９進カウンタ（４９
ＣＴＲ）(4)に継続された６進カウンタ（ＴnＳＲ）(5)
のキャリー出力が印加される。即ち、１フレームのシン
ボル信号処理するタイミングは、４９個のタイミングｔ
0〜ｔ48から各々成るタイミングフレームＴ1〜Ｔ6で構
成されており、１フレームの処理が終了すると第２のカ
ウンタ(3)が“１”カウントアップし、その計数は水晶
発振回路に基くため極めて正確である。
構成され、ＲＡＭに書き込まれた１フレーム分のシンボ
ルを読み出すために、その１フレーム分が記憶されたア
ドレス領域を指定する。この第２のカウンタ(3)の計数
入力ＣＬには、水晶発振回路（図示せず）で発振された
基準クロックパルスから作成されたクロックパルスφ2M
（２．１６０９ＭMz）を計数する４９進カウンタ（４９
ＣＴＲ）(4)に継続された６進カウンタ（ＴnＳＲ）(5)
のキャリー出力が印加される。即ち、１フレームのシン
ボル信号処理するタイミングは、４９個のタイミングｔ
0〜ｔ48から各々成るタイミングフレームＴ1〜Ｔ6で構
成されており、１フレームの処理が終了すると第２のカ
ウンタ(3)が“１”カウントアップし、その計数は水晶
発振回路に基くため極めて正確である。
第３のカウンタ（ＣＯＭＰＣＴＲ）(6)は、７ビットの
プリセッタブルカウンタであり、第２のカウンタ(3)の
７ビット出力がプリセット入力端子に印加され、プリセ
ット制御入力Ｐには、タイミング信号Ｔ5と各タイミン
グＴ1〜Ｔ6の最初のタイミングｔ0で発生する信号ＳＩ
ＮＴが印加されたＡＮＤゲート(7)から出力されるプリ
セットパルスＰＳが印加され、更に、クロック入力ＣＬ
には、タイミング信号Ｔ5、及び、タイミングｔ0〜ｔ48
のタイミングと同期して出力されるパルスＳＹＮＤＣＬ
が印加されたＡＮＤゲート(8)の出力パルスＣＯＭＰＣ
Ｌが印加される。第４のカウンタ（ＣＬＣＴＲ）(9)
は、第３のカウンタ(6)に印加されて計数されるクロッ
クパルスＣＯＭＰＣＬを計数する４ビットのカウンタで
あり、リセット入力ＲにプロセットパルスＰＳが印加さ
れ、クロック入力ＣＬにクロックパルスＣＯＭＰＣＬが
印加される。
プリセッタブルカウンタであり、第２のカウンタ(3)の
７ビット出力がプリセット入力端子に印加され、プリセ
ット制御入力Ｐには、タイミング信号Ｔ5と各タイミン
グＴ1〜Ｔ6の最初のタイミングｔ0で発生する信号ＳＩ
ＮＴが印加されたＡＮＤゲート(7)から出力されるプリ
セットパルスＰＳが印加され、更に、クロック入力ＣＬ
には、タイミング信号Ｔ5、及び、タイミングｔ0〜ｔ48
のタイミングと同期して出力されるパルスＳＹＮＤＣＬ
が印加されたＡＮＤゲート(8)の出力パルスＣＯＭＰＣ
Ｌが印加される。第４のカウンタ（ＣＬＣＴＲ）(9)
は、第３のカウンタ(6)に印加されて計数されるクロッ
クパルスＣＯＭＰＣＬを計数する４ビットのカウンタで
あり、リセット入力ＲにプロセットパルスＰＳが印加さ
れ、クロック入力ＣＬにクロックパルスＣＯＭＰＣＬが
印加される。
また、第１のカウンタ(1)の７ビット出力と第３のカウ
ンタ(6)の７ビット出力は一致検出回路(10)に印加さ
れ、各々のカウンタ(1)及び(6)の計数値が一致したこと
が検出される。一致検出回路(10)の検出出力ＤＥＴ及び
第４のカウンタ(9)の出力は、制御回路(11)に印加され
ている。
ンタ(6)の７ビット出力は一致検出回路(10)に印加さ
れ、各々のカウンタ(1)及び(6)の計数値が一致したこと
が検出される。一致検出回路(10)の検出出力ＤＥＴ及び
第４のカウンタ(9)の出力は、制御回路(11)に印加され
ている。
ところで、第１図に示された実施例に於いては、ＲＡＭ
への書き込みアドレスとＲＡＭからの読み出しアドレス
では“６”フレーム分の差が設けられている。即ち、デ
ィスクが正常な線速度で回転している場合には、第１の
カウンタ(1)の計数値は第２のカウンタ(3)の計数値より
常に“６”だけ大きくなっている。従って、第３のカウ
ンタ(6)がクロックパルスＣＯＭＰＣＬを６個計数すれ
ば一致検出回路(10)から一致検出出力ＤＥＴが出力され
るはずであり、また、そのときの第４のカウンタ(9)の
計数値は“６”であるはずである。そこで、制御回路(1
1)は、一致検出出力ＤＥＴが出力されたとき、第４のカ
ウンタ(9)の計数値を判定し分周回路(12)の分周比を増
減する。具体的には、第２図に示す如く第４のカウンタ
(9)の計数値が“５”〜“７”である場合には、ディス
クが正常な回転しているとして分周比の増減を行わず、
第４のカウンタ(9)の計数値が“２”〜“４”にある場
合には、ディスクの回転が遅くなっているとして分周比
を増すための制御信号(+)を出力し、また、第４のカウ
ンタ(9)の計数値が“８”〜“１０”にある場合には、
ディスクの回転が早くなったとして分周比を減すための
制御信号(-)を出力する。更に、第４のカウンタ(9)の計
数値が“２”〜“１０”の範囲外である場合には、ディ
スクの回転が完全に同期からはずれているとみなしてミ
ューティング信号ＭＵＴＥを出力すると共にイニシャル
セットパルスＰＳ“６”を出力する。
への書き込みアドレスとＲＡＭからの読み出しアドレス
では“６”フレーム分の差が設けられている。即ち、デ
ィスクが正常な線速度で回転している場合には、第１の
カウンタ(1)の計数値は第２のカウンタ(3)の計数値より
常に“６”だけ大きくなっている。従って、第３のカウ
ンタ(6)がクロックパルスＣＯＭＰＣＬを６個計数すれ
ば一致検出回路(10)から一致検出出力ＤＥＴが出力され
るはずであり、また、そのときの第４のカウンタ(9)の
計数値は“６”であるはずである。そこで、制御回路(1
1)は、一致検出出力ＤＥＴが出力されたとき、第４のカ
ウンタ(9)の計数値を判定し分周回路(12)の分周比を増
減する。具体的には、第２図に示す如く第４のカウンタ
(9)の計数値が“５”〜“７”である場合には、ディス
クが正常な回転しているとして分周比の増減を行わず、
第４のカウンタ(9)の計数値が“２”〜“４”にある場
合には、ディスクの回転が遅くなっているとして分周比
を増すための制御信号(+)を出力し、また、第４のカウ
ンタ(9)の計数値が“８”〜“１０”にある場合には、
ディスクの回転が早くなったとして分周比を減すための
制御信号(-)を出力する。更に、第４のカウンタ(9)の計
数値が“２”〜“１０”の範囲外である場合には、ディ
スクの回転が完全に同期からはずれているとみなしてミ
ューティング信号ＭＵＴＥを出力すると共にイニシャル
セットパルスＰＳ“６”を出力する。
制御回路(11)の制御信号(+)及び(-)は、ディスクモータ
のサーボ回路を構成する分周回路(12)に印加される。分
周回路(12)はＥＦＭ信号の同期信号ＰＬＣＫを計数する
デバイダであり、分周出力ＰＬＣＫＰＤは、位相検出回
路(13)に印加され、基準クロックパルスから作成された
クロックパルスφ4M（４．３２１８ＭHz）を分周する分
周回路(14)の出力ＸＤＩＶＰＤと位相比較される。この
分周回路(14)の分周比は1/588であり、また、分周回路
(12)の分周比は、制御信号(+)及び(-)が印加されていな
い状態では1/588となっている。即ち、ＥＦＭ信号の１
フレーム分のビット数と等しく、１フレーム毎に位相比
較が為され、位相検出回路(13)の出力によりディスクモ
ータが制御される。一方、制御回路(11)から制御信号
(+)が出力されると分周回路(12)の分周比は1/589とな
り、ディスクモータは回転が増す方向に制御され、制御
信号(-)が出力されると分周回路(12)の分周比は1/587と
なり、ディスクモータの回転が遅くなる方向に制御され
る。この制御は１２８フレーム毎に１回行われる。
のサーボ回路を構成する分周回路(12)に印加される。分
周回路(12)はＥＦＭ信号の同期信号ＰＬＣＫを計数する
デバイダであり、分周出力ＰＬＣＫＰＤは、位相検出回
路(13)に印加され、基準クロックパルスから作成された
クロックパルスφ4M（４．３２１８ＭHz）を分周する分
周回路(14)の出力ＸＤＩＶＰＤと位相比較される。この
分周回路(14)の分周比は1/588であり、また、分周回路
(12)の分周比は、制御信号(+)及び(-)が印加されていな
い状態では1/588となっている。即ち、ＥＦＭ信号の１
フレーム分のビット数と等しく、１フレーム毎に位相比
較が為され、位相検出回路(13)の出力によりディスクモ
ータが制御される。一方、制御回路(11)から制御信号
(+)が出力されると分周回路(12)の分周比は1/589とな
り、ディスクモータは回転が増す方向に制御され、制御
信号(-)が出力されると分周回路(12)の分周比は1/587と
なり、ディスクモータの回転が遅くなる方向に制御され
る。この制御は１２８フレーム毎に１回行われる。
一方、制御回路(11)から出力されるイニシャルセットパ
ルスＰＳ“６”は、第２のカウンタ(3)の計数値が
“０”となったことを検出する“０”検出回路(15)の検
出出力ＤＥＴ“０”が印加されるＡＮＤゲート(16)に印
加され、ＡＮＤゲート(16)の出力は第１のカウンタ(1)
のプリセット制御入力Ｐに印加される。即ち、第４のカ
ウンタ(9)の計数値が“２”〜“１０”の範囲外のとき
に出力されるイニシャルセットパルスＰＳ“６”によ
り、第２のカウンタ(3)が“０”となったとき、第１の
カウンタ(1)には“６”がプリセットされるのである。
従って、このときには、ＲＡＭへの書き込みアドレス及
びＲＡＭからの読み出しアドレスを正常なアドレス位置
に強制的に引き込む。また、このときには、ＲＡＭに記
憶されたシンボルは、正確であるかどうか疑わしいの
で、シンボルをＤＡ変換回路に送出する回路に制御回路
(11)からのミューティング信号ＭＵＴＥを印加すること
により、１２８フレーム期間ミュートをかけノイズの発
生を防止する。
ルスＰＳ“６”は、第２のカウンタ(3)の計数値が
“０”となったことを検出する“０”検出回路(15)の検
出出力ＤＥＴ“０”が印加されるＡＮＤゲート(16)に印
加され、ＡＮＤゲート(16)の出力は第１のカウンタ(1)
のプリセット制御入力Ｐに印加される。即ち、第４のカ
ウンタ(9)の計数値が“２”〜“１０”の範囲外のとき
に出力されるイニシャルセットパルスＰＳ“６”によ
り、第２のカウンタ(3)が“０”となったとき、第１の
カウンタ(1)には“６”がプリセットされるのである。
従って、このときには、ＲＡＭへの書き込みアドレス及
びＲＡＭからの読み出しアドレスを正常なアドレス位置
に強制的に引き込む。また、このときには、ＲＡＭに記
憶されたシンボルは、正確であるかどうか疑わしいの
で、シンボルをＤＡ変換回路に送出する回路に制御回路
(11)からのミューティング信号ＭＵＴＥを印加すること
により、１２８フレーム期間ミュートをかけノイズの発
生を防止する。
第１図に示された回路に於いては、第２図に示される如
く、１フレームの信号処理を行うタイミングＴ1〜Ｔ6の
うちで、タイミングＴ5のタイミングｔ0に於いて出力さ
れるプリセットパルスＰＳにより第２のカウンタ(3)の
計数値が第３のカウンタ(6)にプリセットされ、更に、
タイミングＴ5の中で出力されるパルスＳＹＮＤＣＬに
よって発生されるクロックパルスＣＯＭＰＣＬが第３の
カウンタ(6)及び第４のカウンタ(9)に計数され、第１の
カウンタ(1)と第３のカウンタ(6)の計数値が一致したと
きの第４のカウンタ(9)の計数値によってＲＡＭの状態
が判別できるのである。
く、１フレームの信号処理を行うタイミングＴ1〜Ｔ6の
うちで、タイミングＴ5のタイミングｔ0に於いて出力さ
れるプリセットパルスＰＳにより第２のカウンタ(3)の
計数値が第３のカウンタ(6)にプリセットされ、更に、
タイミングＴ5の中で出力されるパルスＳＹＮＤＣＬに
よって発生されるクロックパルスＣＯＭＰＣＬが第３の
カウンタ(6)及び第４のカウンタ(9)に計数され、第１の
カウンタ(1)と第３のカウンタ(6)の計数値が一致したと
きの第４のカウンタ(9)の計数値によってＲＡＭの状態
が判別できるのである。
(ト)発明の効果 上述の如く本発明によれば、ＲＡＭへの書き込みアドレ
スとＲＡＭからの読み出しアドレスの演算を行う演算回
路が不要で、簡単なカウンタのみでＲＡＭの残量が判別
でき、素子数が大幅に減少する利点がある。更に、ディ
スクモータの回転が大幅に同期はずれした場合には、ノ
イズの発生が防止されると共にＲＡＭをアクセスするア
ドレスを正常状態に引き込むことができるものである。
スとＲＡＭからの読み出しアドレスの演算を行う演算回
路が不要で、簡単なカウンタのみでＲＡＭの残量が判別
でき、素子数が大幅に減少する利点がある。更に、ディ
スクモータの回転が大幅に同期はずれした場合には、ノ
イズの発生が防止されると共にＲＡＭをアクセスするア
ドレスを正常状態に引き込むことができるものである。
第１図は本発明の実施例を示すブロック図、第２図は動
作を示すタイミング図である。 (1)……第１のカウンタ、(2)……カウンタ、(3)……第
２のカウンタ、(4)……４９進カウンタ、(5)……６進カ
ウンタ、(6)……第３のカウンタ、(9)……第４のカウン
タ、(10)……一致検出回路、(11)……制御回路、(12)…
…分周回路、(13)……位相検出回路、(14)……分周回
路、(15)……“０”検出回路。
作を示すタイミング図である。 (1)……第１のカウンタ、(2)……カウンタ、(3)……第
２のカウンタ、(4)……４９進カウンタ、(5)……６進カ
ウンタ、(6)……第３のカウンタ、(9)……第４のカウン
タ、(10)……一致検出回路、(11)……制御回路、(12)…
…分周回路、(13)……位相検出回路、(14)……分周回
路、(15)……“０”検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 和広 群馬県邑楽郡大泉町大字坂田180番地 東 京三洋電機株式会社内 (72)発明者 新井 啓之 群馬県邑楽郡大泉町大字坂田180番地 東 京三洋電機株式会社内 (56)参考文献 特開 昭57−164465（ＪＰ，Ａ) 特開 昭60−177471（ＪＰ，Ａ) 実開 昭60−12856（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】ディスクから読み出されたＥＦＭ信号から
復調されたシンボルデータをＲＡＭに記憶し、該ＲＡＭ
からシンボルデータを読み出してデインターリーブする
と共に、前記ＲＡＭの記憶されたデータ量に基いてディ
スクモータの回転速度を補正するＣＤ再生装置の信号処
理回路に於いて、前記ＲＡＭの書き込みアドレスを決定
する第１のカウンタと、前記ＲＡＭの読み出しアドレス
を決定する第２のカウンタと、前記第２のカウンタ（又
は第１のカウンタ）の内容がプリセットされる第３のカ
ウンタと、該第３のカウンタにクロックパルスを印加し
たとき前記第１のカウンタ（又は第２のカウンタ）の内
容と一致するまでのクロックパルス数を計数する第４の
カウンタと、該第４のカウンタの計数値が所定範囲内の
ときにディスクモータサーボ回路に内蔵される分周回路
の分周比を基準値に設定する動作あるいは該基準値から
所定値以内で増減する動作を行い、所定範囲外のときに
前記第１のカウンタあるいは第２のカウンタに所定値を
プリセットする制御回路とを備えたことを特徴とするＣ
Ｄ再生装置の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14552886A JPH0646477B2 (ja) | 1986-06-20 | 1986-06-20 | Ｃｄ再生装置の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14552886A JPH0646477B2 (ja) | 1986-06-20 | 1986-06-20 | Ｃｄ再生装置の信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632165A JPS632165A (ja) | 1988-01-07 |
| JPH0646477B2 true JPH0646477B2 (ja) | 1994-06-15 |
Family
ID=15387304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14552886A Expired - Fee Related JPH0646477B2 (ja) | 1986-06-20 | 1986-06-20 | Ｃｄ再生装置の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646477B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW452760B (en) | 1999-07-20 | 2001-09-01 | Asustek Comp Inc | Method to control the speed of optical information reproducing apparatus |
-
1986
- 1986-06-20 JP JP14552886A patent/JPH0646477B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632165A (ja) | 1988-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |