JPS632165A - Ｃｄ再生装置の信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＣＤ（コンパクトディスク）再生装置の信号
処理回路に関し、特に、ＣＤから読み取られたシンボル
データをＲＡＭに記憶し、更に、記↑意されたシンボル
データを読み出してデインターリーブすると共にＲＡＭ
に記憶されたデータ量に基いてディスクモータの回転速
度を制御する信号処理回路に関する。

（ロ）従来の技術 ＣＤ方式では、ＣＩＲＣ（クロス・インターリーブ・リ
ード・ソロモン・コード）と呼ばれる誤り訂正方式が用
いられ、右チャンネルと左チャンネルの各々６サンプル
によって２４個の情報シンボル（８ビツト）と８個のパ
リティシンボル（８ビツト）の合計３２個のシンボルが
作成される。これらの３２シンボルに８ビツトのサブコ
ードが付されこれらがＥＦＭ変調されて２４ビツトのフ
ーム同期信号と共に１フレームとしてディスクに記録き
れる。ディスクへの記録は線速度−定（ＣＬＶ）方式で
為される。

ＣＤ再生装置に於ける信号処理回路は、ディスクから読
み出されたＥＦＭ信号をデコードして８ピツトのシンボ
ルを作成し、該シンボルをＲＡＭに順次記憶する動作と
、ＲＡＭに記憶されたシンボルを読み出して１フレーム
毎にＣＩＲＣ回路によってＣＩ誤り訂正及びＣ２誤り訂
正を行い、その訂正きれたシンボルを再びＲＡＭに記憶
する動作と、訂正されたシンボルをＲＡＭから読み出し
てＤＡ変換回路に印加する動作とを行っている。

また、ＣＬＶ方式では、ディスクが線速度−定となるよ
うにディスクモータをサーボ回路によって制御している
。即ち、ＥＦＭ信号に基いてＰＬＬ回路で作成された同
期信号を分周回路で分周した信号と基準発振器からの基
準信号を分周回路で分周した信号との位相を比較し、こ
れらが−致するようにディスクモータを制御している。

しかし、ＥＦＭ信号のドロップアウト等によりディスク
モータのサーボが正確でなくなるとディスクの線速度が
一定でなくなり、ＥＦＭ信号にジッタが発生ずる。これ
らのジッタは、ある程度の範囲であればＲＡＭによって
吸収することができるが、その範囲を越えてしまうとジ
ッタを吸収することができなくなる。

そこで、従来はＲＡＭのデータ蓄積量を検出し、蓄積量
に応じてＥＦＭ信号に基いて作成された同期信号を分周
する分周回路の分周比を増減するか、あるいは、基準信
号を分周する分周回路の分周比を増減することにより、
ディスクモータの制御を行っていた。これにより、ＲＡ
Ｍのジッタ吸収量を越えないようにディスクモータのサ
ーボを行うことができる。

斯上の技術は、特開昭５９−９０２６２号公報に記載さ
れている。

（ハ）発明が解決しようとする問題点 しかしながら、従来は、ＲＡＭのデータ蓄積量を検出す
るためにＲＡＭのアドレスを制御するアドレスカウンタ
の書き込みアドレスと読み出しアドレスの差を演算する
ための演算回路が必要であり、素子数が増加する欠点が
ある。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、Ｒ
ＡＭの書き込みアドレスを決定する第１のカウンタと、
ＲＡＭ（７）読み出しアドレスを決定する第２のカウン
タと、第２のカウンタ（又は第１のカウンタ）の内容が
プリセットきれる第３のカウンタと、該第３のカウンタ
にクロックパルスを印加して計数させたとき第１のカウ
ンタ（又は第２のカウンタ）の内容と一致するまでのク
ロックパルス数を計数する第４のカウンタと、該第４の
カウンタの計数値が所定範囲内のときにディスクモータ
のサーボ回路に内蔵される分周回路の分周比を増減し、
所定範囲外のときに前記第１あるいは第２のカウンタに
所定値をプリセットする制御回路とを備えたものである
。

（＊）作用 上述の手段によれば、第１のカウンタはＥＦＭ信号の同
期信号に基いて作成される書き込み要求パルス３２ＬＰ
によってカウントアツプして書き込みアドレスを指定し
ており、第２のカウンタは水晶発振回路からの基準クロ
ックパルスによってカウントアツプして読み出しアドレ
スを指定しているが、書き込みアドレスは読み出しアド
レスより所定領域ζ（例えば“６″領域）だけ大きくな
っている。そこで、あるタイミングに於いて発生される
プリセットパルスＰＳにより、第２のカウンタの計数値
を第３０カウンタにプリセットした後、第３のカウンタ
にクロックパルスＣＯＭＰＣＬを印加して計数を開始す
ると、正常にディスクが回転していれば６個のクロック
パルスＣＯＭＰＣＬで第１のカウンタと第３のカウンタ
の一致が検出される。即ち、−致したときの第４のカウ
ンタの計数値によってＲＡＭのジッタ吸収量が判別でき
、制御回路が第４のカウンタの計数値に基いてサーボ回
蕗の分周回路の分周比を増減し、また、所定範囲外のと
きには、第１のカウンタに所定値をプリセットしてＲＡ
Ｍの書き込み及び読み出しのアドレスを正常な位置に引
きもどす。

（へ）実施例 第１図は本発明の実施例を示すブロック図である。第１
のカウンタ（ＦＣＴＲＨ）（１）は、ＥＦＭ信号から復
調された１フレ一ム分の情報シンボル２４個とパリティ
シンボル８個を書き込むＲＡＭ（図示せず）のアドレス
領域を指定するものであり、７ビツトから構成されてい
る。また、第１のカウンタ（１）の計数入力ＣＬには、
ＥＦＭ信号から１つのシンボルが取り出される毎に発生
する書き込み要求パルス３２ＬＰを計数するカウンタ（
ＦＣＴＲＬ）＜２）のキャリー出力が印加きれている。

即ち、第１のカウンタ（１）は、１フレ一ム分のシンボ
ルを書き込むＲＡＭの上位アドレスを指定し、カウンタ
（２）は、そのアドレス領域中に１シンボルを書き込む
下位アドレスを指定するものである。ここで、書き込み
要求信号３２ＬＰは、ＥＦＭ信号と同期するようにＰＬ
Ｌ回路（図示せず）で作成された同期信号ＰＬＣＫ（４
，３２１８Ｍ）１２）に基いて作成されるため、ＥＦＭ
信号のジッタにより、カウンタ（２）及び第１のカウン
タ（１）の計数にもジッタが発生する。

−方、第２のカウンタ（ＸＣＴＲ）（３）は、７ビツト
で構成され、ＲＡＭに書き込まれた１フレ一ム分のシン
ボルを読み出すために、その１フレ一ム分が記憶された
アドレス領域を指定する。

この第２のカウンタ（３）の計数入力ＣＬには、水晶発
振回路（図示せず）で発振された基準クロックパルスか
ら作成されたクロックパルス≠３Ｍ（２、１６０９ＭＨ
ｚ）を計数する４９進カウンタ（４９ＣＴＲ）（４）に
継続接続された６進カウンタ（ＴｎＳ　Ｒ）　（５）の
キャリー出力が印加きれる。

即ち、１フレームのシンボルを信号処理するタイミング
は、４９個のタイミングｔ０〜ｔａｓから各々成るタイ
ミングフレームＴ、〜Ｔ、で構成されており、１フレー
ムの処理が終了すると第２のカウンタ（３）が１”カウ
ントアツプし、その計数は水晶発振回路に基くため極め
て正確である。

第３のカウンタ（ＣＯＭＰＣＴＲ）（６）は、７ビツト
のプリセッタブルカウンタであり、第２のカウンタ（３
）の７ビツト出力がプリセット入力端子に印加され、プ
リセット制御人力Ｐには、タイミング信号Ｔ６と各タイ
ミングＴ、〜Ｔ、の最初のタイミングｔ０で発生する信
号５ＩＮＴが印加されたＡＮＤゲート（７）から出力さ
れるプリセットパルスＰＳが印加され、更に、クロック
人力ＣＬには、タイミング信号Ｔ５、及び、タイミング
ｔ。

〜ｔ４．のタイミングと同期して出力されるパルス５Ｙ
ＮＤＣＬが印加されたＡＮＤゲート（８）の出カバルス
ＣＯＭＰＣＬが印加される。第４のカウンタ（ＣＬＣＴ
Ｒ）（９）は、第３のカウンタ（６）に印加されて計数
されるクロックパルスＣＯＭＰＣＬを計数する４ビツト
のカウンタであり、リセット人力Ｒにプリセットパルス
ＰＳが印加され、クロック人力ＣＬにクロックパルスＣ
ＯＭＰＣＬが印加啓れる。

また、第１のカウンタ（１）の７ビツト出力と第３のカ
ウンタ（６）の７ビツト出力は一致検出回路（１０）に
印加され、各々のカウンタ（１）及び（６）の計数値が
一致したことが検出される。−致検出回路（１０）の検
出出力ＤＥＴ及び第４のカウンタ（９）の出力は、制御
回路（１１）に印加きれている。

ところで、第１図に示きれた実施例に於いては、ＲＡＭ
への書き込みアドレスとＲＡＭからの読み出しアドレス
では“６”フレーム分の差が設けられている。即ち、デ
ィスクが正常な線速度で回転している場合には、第１の
カウンタ（１）の計数値は第２のカウンタ（３）の計数
値より常に“６”だけ大きくなっている。従って、第３
のカウンタ（６）がクロックパルスＣＯＭＰＣＬを６個
計数すれば一致検出回路（１０）から−致検出出力ＤＥ
Ｔが出力きれるはずであり、また、そのときの第４のカ
ウンタ（９）の計数値は“６゛′であるはずである。そ
こで、制御回路（１１）は、−致検出出力ＤＥＴが出力
されたとき、第４のカウンタ（９）の計数値を判定し分
周回路（１２）の分周比を増減する。具体的には、第２
図に示す如く第４のカウンタ（９）の計数値が“５゛′
〜′７°゛である場合には、ディスクが正常な回転をし
ているとして分周比の増減を行わず、第４のカウンタ（
９）の計数値が“２″〜“４′”にある場合には、ディ
スクの回転が遅くなっているとして分周比を増すための
制御信号（＋）を出力し、また、第４のカウンタ（９）
の計数値が“８”〜″１０″にある場合には、ディスク
の回転が早くなったとして分周比を減すための制御信号
（−）を出力する。更に、第４のカウンタ（９）の計数
値が“２”〜“１０”の範囲外である場合には、ディス
クの回転が完全に同期からはずれているとみなしてミュ
ーティング信号ＭＵＴＥを出力すると共にイニシャルセ
ットパルスＰＳ“６”を出力する。

制御回路（１１）の制御信号（＋）及び（−）は、ディ
スクモータのサーボ回路を構成する分周回路（１２）に
印加きれる。分周回路（１２）はＥＦＭ信号の同期信号
ＰＬＣＫを計数するデバイダであり、分周出力ＰＬＣＫ
ＰＤは、位相検出回路（１３）に印加され、基準クロッ
クパルスから作成されたクロックパルスφ４Ｍ（４、３
２１８ＭＨｚ）を分周する分周回路（１４）の出力ＸＤ
ＩＶＰＤと位相比較される。この分周回路（１４）の分
周比は一上一であり、また、分周回路（１２）の分周比
は、制御信号（＋）及び（−）が印加されていない状態
では５８８となっている。即ち、ＥＦＭ信号の１フレ一
ム分のビット数と等しく、１フレーム毎に位相比較が為
され、位相検出回路（１３）の出力によりディスクモー
タが制御される。−方、制御回路（１１）から制御信号
（＋）が出力されると分周回路（１２）の分周比は−１
−となり、デイスクモータは回転が増す方向に制御され
、制御信号（−）が出力されると分周回路（１２）の分
周比は５８７となり、ディスクモータの回転が遅くなる
方向に制御される。この制御は１２８フレーム毎に１回
行われる。

一方、制御回路（１１）から出力きれるイニシャルセッ
トパルスＰＳ″６”は、第２のカウンタ（３）の計数値
が′０”となったことを検出する０”検出回路（１５）
の検出出力ＤＥＴ″Ｏ”が印加されるＡＮＤゲート（１
６）に印加され、ＡＮＤゲート（１６）の出力は第１の
カウンタ（１）のプリセット制御人力Ｐに印加される。

即ち、第４のカウンタ（９）の計数値が“２”〜“１ｏ
”の範囲外のときに出力されるイニシャルセットパルス
ＰＳ　’６”により、第２のカウンタ（３）が“０′と
なったとき、第１のカウンタ（１）には“６”がプリセ
ットされるのである。従って、このときには、ＲＡＭへ
の書き込みアドレス及びＲＡＭからの読み出しアドレス
を正常なアドレス位置に強制的に引き込む。

また、このときには、ＲＡＭに記憶されたシンボルは、
正確であるかどうか疑わしいので、シンボルをＤＡ変換
回路に送出する回路に制御回路（１１）からのミューテ
ィング信号ＭＵＴＥを印加することにより、１２８フレ
一ム期間ミュートをかけノイズの発生を防止する。

第１図に示された回路に於いては、第２図に示される如
く、１フレームの信号処理を行うタイミングＴ　Ｉ””
　Ｔ　＊のうちで、タイミングＴ６のタイミングｔ０に
於いて出力されるプリセットパルスＰＳにより第２のカ
ウンタ（３）の計数値が第３のカウンタ（６）にプリセ
ットされ、更に、タイミングＴ、の中で出力されるパル
ス５ＹＮＤＣＬにょって発生きれるクロックパルスＣＯ
ＭＰＣＬが第３のカウンタ（６）及び第４のカウンタ（
９）に計数され、第１のカウンタ（１）と第３のカウン
タ（６）の計数値が一致したときの第４のカウンタ（９
）の計数値によってＲＡＭの状態が判別できるのである
。

（ト）発明の効果 上述の如く本発明によれば、ＲＡＭへの書き込みアドレ
スとＲＡＭからの読み出しアドレスの演算を行う演算回
路が不要で、簡単なカウンタのみでＲＡＭの残量が判別
でき、素子数が大幅に減少する利点がある。更に、ディ
スクモータの回転が大幅に同期はずれした場合には、ノ
イズの発生が防止されると共にＲＡＭをアクセスするア
ドレスを正常状態に引き込むことができるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は動
作を示すタイミング図である。 （１）・・・第１のカウンタ、（２）・・・カウンタ、
（３）・・・第２のカウンタ、　（４）・・・４９進カ
ウンタ、（５）・・・６進カウンタ、（６）・・・第３
のカウンタ、（９）・・・第４のカウンタ、　（１０）
・・・−致検出回路、（１１）・・・制御回路、　（１
２）・・・分周回路、　（１３）・・・位相検出回路、
　（１４）・・・分周回路、　（１５）・・・“Ｏ”検
出回路。

Claims (1)

【特許請求の範囲】
1. １、ディスクから読み出されたＥＦＭ信号から復調され
   たシンボルデータをＲＡＭに記憶し、該ＲＡＭからシン
   ボルデータを読み出してデインターリーブすると共に、
   前記ＲＡＭの記憶されたデータ量に基いてディスクモー
   タの回転速度を補正するＣＤ再生装置の信号処理回路に
   於いて、前記ＲＡＭの書き込みアドレスを決定する第１
   のカウンタと、前記ＲＡＭの読み出しアドレスを決定す
   る第２のカウンタと、前記第２のカウンタ（又は第１の
   カウンタ）の内容がプリセットされる第３のカウンタと
   、該第３のカウンタにクロックパルスを印加したとき前
   記第１のカウンタ（又は第２のカウンタ）の内容と一致
   するまでのクロックパルス数を計数する第４のカウンタ
   と、該第４のカウンタの計数値が所定範囲内のときにデ
   ィスクモータサーボ回路に内蔵される分周回路の分周比
   を基準値に設定する動作あるいは該基準値から所定値以
   内で増減する動作を行い、所定範囲外のときに前記第１
   のカウンタあるいは第２のカウンタに所定値をプリセッ
   トする制御回路とを備えたことを特徴とするＣＤ再生装
   置の信号処理回路。