JPS632166A - Ｃｄ再生装置の信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＣＤ（コンパクトディスク）再生装置の信号
処理回路に関し、特に、ＣＤから読み取られたシンボル
データをＲＡＭに記憶し、更に、記憶されたシンボルデ
ータを読み出してデインターリーブすると共にＲＡＭに
記憶されたデータ量に基いてディスクモータの回転速度
を制御する信号処理回路に関する。

（ロ）従来の技術 ＣＤ方式では、ＣＩＲＣ（クロス・インターリーブ・リ
ード・ソロモン・コード）と呼ばれる誤り訂正方式が用
いられ、右チャンネルとムチへ・ンネルの各々６サンプ
ルによって２４個の情報シンボル（８ビツト）と８個の
パリティシンボル（８ビツト）の合計３２個のシンボル
が作成される。これらの３２シンボル（こ８ビツトのサ
ブコードが付きれこれらがＥＦＭ変調されて２４ビツト
のフーム同期信号と共に１フレームとしてディスクに記
録される。ディスクへの記録は線速度−定（ＣＬＶ）方
式で為される。

ＣＤ再生装置に於ける信号処理回路は、ディスクから読
み出されたＥＦＭ信号をデコードして８ビツトのシンボ
ルを作成し、該シンボルをＲＡＭに順次配ｔαする動作
と、ＲＡＭに記憶されたシンボルを読み出して１フレー
ム毎にＣＩＲＣ回路によってＣＩ誤り訂正及びＣ６誤り
訂正を行い、その訂正Ｆれたシンボルを再びＲＡＭに記
憶する動作と、訂正されたシンボルをＲＡＭから読み出
してＤＡ変換回路に印加する動作とを行っている。

また、ＣＬＶ方式では、ディスクが線速度−定となるよ
うにディスクモータをサーボ回路によって制御している
。即ち、ＥＦＭ信号に基いてＰＬＬ回路で作成された同
期信号を分周回路で分周した信号と基準発振器からの基
準信号を分周回路で分周した信号との位相を比較し、こ
れらが−致するようにディスクモータを制御している。

しかし、ＥＦＭ信号のドロップアウト等によりディスク
モータのサーボが正確でなくなるとディスクの線速度が
一定でなくなり、ＥＦＭ信号にジッタが発生する。これ
らのジッタは、ある程度の範囲であればＲＡＭによって
吸収することができるが、その範囲を越えてしまうとジ
ッタを吸収することができなくなる。

そこで、従来はＲＡＭのデータ蓄積量を検出し、蓄積量
に応じてＥＦＭ信号に基いて作成された同期信号を分周
する分周回路の分周比を増減するか、あるいは、基準信
号を分周する分周回路の分周比を増減することにより、
デ・ｒスフモータの制御を行っていた。これにより、Ｒ
ＡＭのジッタ吸収量を越えないようにディスクモータの
サーボを行うことができる。

斯上の技術は、特開昭５９−９０２６２号公報に記載さ
れている。

（ハ）発明が解決しようとする問題点 しかしながら、従来は、ＲＡＭのデータ蓄積量を検出す
るためにＲＡＭのアドレスを制御するアドレスカウンタ
の書き込みアドレスと読み出しアドレスの差を演算する
ための演算回路が必要であり、素子数が増加する欠点が
ある。

（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであり、ＲＡ
Ｍの書き込みアドレスを決定する第１のカウンタと、Ｒ
ＡＭの読み出しアドレスを決定する第２のカウンタと、
第２のカウンタ（又は第１のカウンタ）の内容がプリセ
ットきれる第３のカウンタと、該第３のカウンタにクロ
ックパルスを印加し第１のカウンタ（又は第２のカウン
タ）と第３のカウンタの内容が一致するまでのクロック
パルス数を計数する第４のカウンタと、該第４のカウン
タの計数値に従って分周比を増減する制御信号を所定タ
イミング毎に記憶する複数のフリップフロップと、ディ
スクモータのサーボ回路を構成する分周回路の分周出力
パルスにより前記フリップフロップの出力を取り込み分
周比を決定すると共に前記フリップフロップをリセット
する分周比制御回路とを備えたものである。

（ネ〉作用 上述の手段によれば、第１のカウンタはＥＦＭ信号の同
期信号に基いて作成される書き込み要求パルス３２ＬＰ
によってカウントアツプして書き込みアドレスを指定し
ており、第２のカウンタは水晶発振回路からの基準クロ
ックパルスによってカウントアツプして読み出しアドレ
スを指定しているが、書き込みアドレスは読み出しアド
レスより所定領域（例えば“６”領域分）だけ大きくな
っている。そこで、あるタイミングに於いて発生される
プリセットパルスＰＳにより、第２のカウンタの計数値
を第３のカウンタにプリセットした後、第３のカウンタ
及び第４のカウンタにクロックパルスＣＯＭＰＣＬを印
加して計数を開始すると、正常にディスクが回転してい
れば６個のクロックパルスＣＯＭＰＣＬで第１のカウン
タと第３のカウンタの一致が検出される。即ち、−致し
たときの第４のカウンタの計数値によってディスフモー
タの回転状況が判別できるのであり、−致信号により第
４０カウンタの計数出力をサーボ回路の制御情報として
用いる。そして、所定のフレーム数毎にその制御情報を
複数のフリップフロップに記憶する。−方、サーボ回路
の分周回路の分周出力が発生したとき分周比制御回路は
、フリップフロップの出力を取り込んで、その出力状態
に応じて分周回路の分周比を決定し、更に、フリップフ
ロップをリセットすることにより、最適なタイミング間
隔でディスクモータの回転を制御することができる。

（へ〉実施例 第１図は本発明の実施例を示すブロック図である。第１
のカウンタ（ＦＣＴＲＨ）（１）は、ＥＦＭ信号から復
調された１フレ一ム分の情報シンボル２４個とパリティ
シンボル８個を書き込むＲＡＭ（図示せず）のアドレス
領域を指定するものであり、７ビツトから構成されてい
る。また、第１のカウンタ（１）の計数入力ＣＬには、
ＥＦＭ信号から１つのシンボルが取り出される毎に発生
する古き込み要求パルス３２ＬＰを計数するカウンタ（
ＦＣＴＲＬ）（２＞のキャリー出力が印加きれている。

即ち、第１のカウンタ（１）は、１フレ一ム分のシンボ
ルを書き込むＲＡＭの上位アドレスを指定し、カウンタ
（２）は、そのアドレス領域中に１シンボルを書き込む
下位アドレスを指定するものである。ここで、書き込み
要求信号３２ＬＰは、ＥＦＭ信号と同期するようにＰＬ
Ｌ回路（図示せず）で作成された同期信号ＰＬＣＫ（４
，３２１８Ｍ）１□）に基いて作成されるため、ＥＦＭ
信号のジッタにより、カウンタ（２）及び第１のカウン
タ（１）の計数にもジッタが発生する。

−方、第２のカウンタ（ＸＣＴＲ）（３）は、７ビツト
で構成され、ＲＡＭに書き込まれた１フレ一ム分のシン
ボルを読み出すために、その１フレ一ム分が記憶された
アドレス領域を指定する。

この第２のカウンタ（３〉の計数入力ＣＬには、水晶発
振回路（図示せず）で発振された基準クロックパルスか
ら作成されたクロックパルスφ２Ｍ（２、１６０９ＭＭ
ｚ）を計数する４９進カウンタ（４９ＣＴＲ）（４）と
継続接続された６進カウンタ（ＴｎＳ　Ｒ）　（５）の
キャリー出力が印加される。

即ち、１フレームのシンボルを信号処理するタイミング
は、４９個のタイミングｔ０〜ｔ４．から各々成るタイ
ミングフレームＴ１〜Ｔ、で構成されており、１フレー
ムの処理が終了すると第２のカウンタ（３）が“１″カ
ウントアツプし、その計数は水晶発振回路に基くため極
めて正確である。

第３のカウンタ（ＣＯＭＰＣＴＲ）（６）は、７ビツト
のプリセッタブルカウンタであり、第２のカウンタ（３
）の７ビツト出力がプリセット入力端子に印加され、プ
リセット制御人力Ｐには、タイミング信号Ｔｓと各タイ
ミングＴ、−Ｔ、の最初のタイミングｔ０で発生する信
号５ＩＮＴが印加されたＡＮＤゲート（７）から出力さ
れるプリセットパルスＰＳが印加され、更に、クロック
入力ＣＬには、タイミング信号Ｔ６、及び、タイミング
ｔ０〜ｔ４．のタイミングと同期して出力されるパルス
５ＹＮＤＣＬが印加されたＡＮＤゲート（８）の出力パ
ルスＣＯＭＰＣＬが印−加される。第４のカウンタ（Ｃ
ＬＣＴＲ）（９）は、第３のカウンタ（６）に印加され
て計数きれるクロックパルスＣＯＭＰＣＬを計数する４
ビツトのカウンタであり、リセット人力Ｒにプリセット
パルスＰＳが印加きれ、クロック人力ＣＬにクロックパ
ルスＣＯＭＰＣＬが印加される。

ところで、第１図に示された実施例に於いては、ＲＡＭ
への書き込みアドレスとＲＡＭからの読み出しアドレス
では“６゛′フレ一１１分の差が設けられている。即ち
、ディスクが正常な線速度で回転している場合には、第
１０カウンタ（１）の計数値は第２のカウンタの計数値
より常に“６′′だけ大きくなっている。従って、第３
のカウンタ（６）及び第４のカウンタ（９）がクロック
パルスＣＯＭＰＣＬを６個計数すれば第１のカウンタ（
１）と第３のカウンタ（６）の計数値は一致するはずで
あり、そのとき、第４のカウンタ（９）の計数値は“６
″のはずである。故に、第４のカウンタ（９）の計数値
が“６゛を中心にどのくらいずれがあるか否かを判定す
ることによりディスクモータの状況を知ることができる
。そのために、第１のカウンタ（１）の７ビツト出力と
第３のカウンタ（６）の７ビツト出力を一致検出回路（
１０）に印加し一致検出出力ＤＥＴを得ると共に、第４
のカウンタ（９）からは計数値が２”〜′４゛′のとき
′Ｈ”となる出力ＣＴ　（や２、計数値が５′”〜“７
”のとき“Ｈ”となる出力ＣＴ（−）、及び、計数値が
“８″〜″１０”のとき“Ｈ”となる出力ＣＴＣ−）が
取り出される。

第４のカウンタ（９）からの出力ＣＴ（−）、ＣＴ、。

２、ＣＴ＜−＞は各々、−致検出出力ＤＥＴが一端に印
加されたＡＮＤゲート（１１）（１２）（１３）に印加
され、ＡＮＤゲート（１１）（１２）（１３）の各出力
は各々Ｄ−Ｆ　Ｆ　（１４）（１５）（１６）の入力り
に印加される。また、Ｄ　−Ｆ　Ｆ　（１４）（１５）
（１６）のクロック人力ＣＬには、Ｄ　−Ｆ　Ｆ　（１
４）（Ｉｓ）（１６）の出力Ｑが各々印加されたＮＯＲ
ゲート（１７）の出力及びクロックパルスＣＯＭＰＣＬ
が印加されたＡＮＤゲート（１８）の出力が印加され、
更にリセット人力ＲにはプリセットパルスＰＳが印加さ
れる。従って、プリセットパルスｐｓが発生した後は、
Ｄ　−Ｆ　Ｆ　（ｔ４）（ｔｓ）（ｔｓ）がリセットさ
れるため、第３及び第４０カウンタ（６）（９）と同時
にＡＮＤゲート（１８）を介してクロックパルスＣＯＭ
ＰＣＬがＤ　−Ｆ　Ｆ　（１４）＜１５）（１６）のク
ロック入力ＣＬに印加され、−致検出出力ＤＥＴの発生
時に第４のカウンタ（９）の計数内容に応じたＤ　−Ｆ
　Ｆ　（１４）（１５）（１６）がセットきれる。

また、ＮＯＲゲート（１７）の出力は、タイミングＴ、
及び信号５ＩＮＴが印加されたＡＮＤゲート（１９）の
出力Ｔ、ＣＬがクロック入力ＣＬに印加されたＤ−ＦＦ
（２０）の入力りに接読きれる。即ち、タイミングＴ、
に於いて、第４のカウンタ（９）の計数値が“２”〜“
１０”の範囲外であるときにはＤ　−Ｆ　Ｆ　（１４）
（１５）（１６）がセットきれない状態、即ち、この状
態はディスクの回転が大幅にずれている状態として判別
され、Ｄ−ＦＦ（２０）は、これを記憶する。そして、
Ｄ　−Ｆ　Ｆ（２０）の出力Ｑは、ＲＡＭに記憶された
シンボルがあてにならないので、ノイズの発生を防止す
るためのミューティング信号ＭＵＴＥとして利用きれる
。−方、Ｄ−ＦＦ　（１４）（１６）の出力Ｑは、各々
Ｄ　−Ｆ　Ｆ　（２１）（２２）の入力りに接続される
。即ち、このＤ　−Ｆ　Ｆ　（２１）（２２）は、分周
比の増減を制御する制御信号を記憶するフリップフロッ
プであり、制御信号の取り込みは、１２８フレーム毎に
１回行われる。そのため、第２のカウンタ（３）に計数
値が“Ｏ”となったことを検出する“０”検出回路（２
３）が設けられ、その′Ｏ”検出出力ＤＥＴ″Ｏ”及び
タイミング出力Ｔ　Ｉ　ＣＬが印加されたＡＮＤゲート
（２４）の出力り、Ｔ、ＣＬがＤ　−Ｆ　Ｆ　（２１）
（２２）のクロック入力ＣＬに印加される。また、出力
り、Ｔ、ＣＬはミューティング信号ＭＵＴＥと共にＡＮ
Ｄゲート（２５）に印加され、ＡＮＤゲート（２５）の
出力ＰＳ“６″は、第１のカウンタ（１）のプリセット
人力Ｐに印加されている。即ち、ミューティング信号Ｍ
ＵＴＥが発生した場合には、第２のカウンタ（３）が“
０゛′となったとき、タイミングフレームＴ６のタイミ
ングｔ、に於いて、第１のカウンタ（１）に“６″をプ
リセットすることにより、第１のカウンタ（１）と第２
のカウンタ（３）を強制的に正常な状態に引きもどす。

更に、Ｄ　−Ｆ　Ｆ　（２１）（２２）の出力、即ち、
分周比を増加する制御信号（＋）及び減少する制御信号
〈−）は、分周比制御回路（２６）に印加される。分周
比制御回路（２６）は、制御信号（＋）が入力りに印加
されるＤ−ＦＦ（２７）と制御信号（−）が入力りに印
加されるＤ−ＦＦ（２８）が設けられている。また、分
周回路（２９〉は、ディスクモータのサーボ回路の一部
を構成しＥＦＭ信号の同期信号ＰＬＣＫを計数する１０
段のＴ−ＦＦから成り、Ｔ−ＦＦの出力がすべて“１”
となったことを検出してＤ−ＦＦ（３０〉をセットする
ことにより、Ｄ−ＦＦ（３０）の出力ＰＬＣＫＰＤがモ
ータの速度情報として得られる。また、出力ＰＬＣＫＰ
Ｄは、１０段のＴ−ＦＦをセットあるいはリセットする
プリセット信号として使用されると共にＤ　−Ｆ　Ｆ　
（２７）（２Ｂ）のクロック入力ＣＬに印加され制御信
号（＋）及び（−）の取り込み信号として使用きれる。

Ｄ−ＦＦ（２Ｂ＞の出力は、分周比を“５８７°”とす
るためのプリセットデータ信号、Ｄ−ＦＦ（２７）の出
力は、分周比を“５８９°′とするためのプリセットデ
ータ信号であり、Ｄ　−Ｆ　Ｆ　（２７）（２８）が共
にセットされてなければ分周比は“５８Ｂ”となる、即
ち、分周回路（２９）の出力ＰＬＣＫＰＤは、１フレー
ム毎に１個のパルスとなるものであり、１フレーム毎に
分周比を決定するデータをプリセットすると共に、水晶
発振回路で作成されたクロックパルスφ４Ｍ（４，３２
１８ＭＨｚ）を５８８分周する分周回路（図示せず）の
分周出力と位相比較され、その差によってディスクモー
タの速度が制御きれる。更に、Ｄ　−Ｆ　Ｆ　（２７）
（２８）の出力は、ＯＲゲート（３１）を介して信号Ｐ
ＬＣＫＰＤの印加されたＡＮＤゲート（３２）に印加き
れ、ＡＮＤゲート（３２）の出力Ｒ（＋）（−）はＤ　
−Ｆ　Ｆ　（２１）（２２）のリセット人力Ｒに接続さ
れる。従って、Ｄ−ＦＦ（２１）あるいは（２２）がセ
ットされた場合には、分周出力ＰＬＣＫＰＤの発生タイ
ミングにより、制御信号（＋）あるいはり−）がＤ　−
Ｆ　Ｆ　（２７）（２８）に取り込まれると共にＡＮＤ
ゲート（３２）の出力Ｒ（＋バー）によりＤ−ＦＦ（２
１）（２２）がリセットされる。

次に第２図を参照して第１図に示された動作をわかり易
く説明する。１フレームのシンボルの信号処理は、タイ
ミングＴ１〜Ｔ、で行われることは前述した通りであり
、この１フレーム中に１回のＲＡＭのアドレスチエツク
が行われる。即ち、タイミングＴ６のタイミングｔ、に
於いてプリセットパルスＰＳが発生すると、第２のカウ
ンタ（３）の内容が第３のカウンタ（６）にプリセット
されると共に第４のカウンタ（９）及びＤ　−Ｆ　Ｆ　
（１４）（１５）　（１６）がリセットきれる。同じタ
イミングＴ６中のシンドローム計算のためのクロックＳ
　ＩＮＤＣＬによってクロックパルスＣＯＭＰＣＬが発
生すると第３のカウンタ（６）及び第４のカウンタ（９
）がカウントアツプする。第１のカウンタ（１）と第３
のカウンタ（６）の計数値が一致すると検出出力ＤＥＴ
が出力されるが、このとき、第４のカウンタ（９）の計
数値が“５”〜“７”のときには、出力ＣＴ（、）のみ
が“Ｈ”であるためＡＮＤゲート（１２）を介してＤ　
−Ｆ　Ｆ　（１５）にセットされ、第４のカウンタ（９
）の計数値が“２”〜″４″のときにはディスクの回転
が遅くなった場合で出力ＣＴ＜＋＞がＨ”となり、ＡＮ
Ｄゲート（１１）を介してＤ−ＦＦ　（１４）にセット
され、−方、第４のカウンタ（９）の計数値が“８”〜
”１０’”のときにはディスクの回転が早くなった場合
で出力ＣＴ（−）が“Ｈ”となりＡＮＤゲート（１３）
を介してＤ　−Ｆ　Ｆ（１６）にセットされる。更に、
第４のカウンタ（９）が“２″〜”１０”°以外の計数
値の場合には、出力ＣＴ。３、ＣＴ、。３、ＣＴ、−、
のいずれも′Ｈ″とならず、Ｄ　−Ｆ　Ｆ　（１４）（
１５）（１６）はリセット状態のままである。この場合
には、ＮＯＲゲート（１７）の出力が“Ｈ”であり、タ
イミングＴ６のタイミングｔ０に於いて発生する出力Ｔ
　ｓ　ＣＬにヨリＤ　−Ｆ　Ｆ　（２０〉がセットされ
ミューティング信号ＭＵＴＥが出力される。以上の動作
は各フレーム毎に繰り返えされるが、実際の分周比の制
御は１２８フレームに１回である。即ち、通常はディス
クモータは水晶発振回路からの正確なりロックパルスに
よってサーボがかけられているため、回転速度が大幅に
くろうことはないので、±４フレーム程度のジッタの補
正は１２８フレームに１回で十分となる。

そこで、第２のカウンタ（３）の計数値が“０°′とな
ったフレームに於いて発生する“ＯＩ？検出回路（２３
）の検出出力ＤＥＴ″Ｏ°“により、出力Ｄ０Ｔ、ＣＬ
がＤ　−Ｆ　Ｆ　（２１）（２２）に印加され、Ｄ−Ｆ
Ｆ　（２１）（２２）はＤ　−Ｆ　Ｆ　（１４）＜１６
）の各出力を取り込む。従って、１２８フレームの期間
内にディスクモータの回転が正常状態に回復していない
ときには、制御信号（＋）あるいはく−）が発生する。

また、このタイミングに於いて、ミューティング信号Ｍ
ＵＴＥが発生しているとプリセット信号ＰＳ“６″が出
力きれ、第１のカウンタ（１）に“６”が強制的にプリ
セットきれ、正常なアドレス状態に引きもときれる。−
方、このフレームに於いて、分周回路（２９）から分周
出力ＰＬＣＫＰＤが出力されると、Ｄ　−Ｆ　Ｆ　（２
７）（２８）は制御信号（＋）あるいはく＝）を取り込
む。制御信号（＋）及び（−〉が共に“Ｌ　ＩＩである
ときにはＤ　−Ｆ　Ｆ　（２７）（２８）の出力は共に
“Ｌ′”であり、分周回路（２９）には分周比５８８を
決定するデータがプリセットされる。また、制御信号（
＋）が“Ｈ”であるときにはＤ−ＦＦ（２７）の出力が
“Ｈ゛となり分周回路（２９）には分周比が５８９とな
るデータがプリセットきれると共に、ＡＮＤゲート（３
２）の出力Ｒ（＋）（−）が発生し、Ｄ　−Ｆ　Ｆ　（
２１）（２２）がリセットされる。同様に、制御信号（
−）が“Ｈ１１である場合には、Ｄ−ＦＦ（２ｇ）の出
力がＨ”となり分周比が５８７となると共にＤ　−Ｆ　
Ｆ　（２１）（２２）がリセットきれる。

このように、１２８フレームに１回の割合で分周比の制
御が実行され、ディスクモータの微妙な制御が可能とな
る。

（ト〉発明の効果 上述の如く本発明によれば、ＲＡＭの書き込みと読み出
しの状態を検出する回路が簡単となり、集積化したとき
の素子数が減少する利点を有しており、更に、ディスク
モータのサーボ回路を微妙に制御することが可能となり
、正確なＣＬＶサーボを得ることができる。よって、Ｃ
Ｄ再生装置の信頼性が向上するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は動
作を示すタイミング図である。 （１）・・・第１のカウンタ、　　（２）・・・カウン
タ、（３）・・・第２のカウンタ、　（４）・・・４９
進カウンタ、（５）・・・６進カウンタ、　（６）・・
・第３のカウンタ、（９）・・・第４のカウンタ、　（
１０）・・・−致検出回路、（１４）（１５）（１６）
・・・Ｄ　−Ｆ　Ｆ　、　　（２０）＜２１）＜２２）
・・・Ｄ−ＦＦ、　（２３）・・・“０”検出回路、　
（競〉・・・分周比制御回路、　（２９）・・・分周回
路。

Claims (1)

【特許請求の範囲】
1. １、ディスクから読み出されたＥＦＭ信号を復調して得
   られたシンボルデータをＲＡＭに記憶し、該ＲＡＭから
   シンボルデータを読み出してデインターリーブすると共
   に、前記ＲＡＭの記憶されたデータ量に基いてディスク
   モータの回転速度を補正するＣＤ再生装置の信号処理回
   路に於いて、前記ＲＡＭの書き込みアドレスを決定する
   第１のカウンタと、前記ＲＡＭの読み出しアドレスを決
   定する第２のカウンタと、前記第２のカウンタ（又は第
   １のカウンタ）の内容がプリセットされる第３のカウン
   タと、該第３のカウンタにクロックパルスを印加して前
   記第１のカウンタ（又は第２のカウンタ）と第３のカウ
   ンタの内容が一致するまでの数を計数する第４のカウン
   タと、該第４のカウンタの計数値に従って分周比を増減
   する制御信号を所定タイミング毎に記憶する複数のフリ
   ップフロップと、ディスクモータのサーボ回路を構成す
   る分周回路の分周出力パルスにより前記フリップフロッ
   プの出力を取り込み分周回路の分周比を決定すると共に
   前記フリップフロップをリセットする分周比制御回路と
   を備えたことを特徴とするＣＤ再生装置の信号処理回路
   。