JPH0946189A - クロック供給回路 - Google Patents

クロック供給回路

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JPH0946189A
JPH0946189A JP7190456A JP19045695A JPH0946189A JP H0946189 A JPH0946189 A JP H0946189A JP 7190456 A JP7190456 A JP 7190456A JP 19045695 A JP19045695 A JP 19045695A JP H0946189 A JPH0946189 A JP H0946189A
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  • Nonlinear Science (AREA)
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Abstract

(57)【要約】 【課題】クロック供給回路において、同一クロック信号
源からスルーパスを経た信号と分周パスを経た分周信号
との間のクロックスキューを大幅に改善する。 【解決手段】クロック信号源１０と、上記クロック信号
源から入力するクロック信号をＤ型フリップフロップ回
路が用いられたバイナリカウンタからなる分周回路１１
により分周し、被制御回路９０へ供給する分周パス１１
ａと、クロック信号源から入力するクロック信号を分周
することなく分周回路の信号遅延量と等しい信号遅延量
を有するダミー回路１２を通過させて被制御回路へ供給
するスルーパス１２ａとを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）内に形成されるクロック供給回路に係り、特に
同一クロック信号源からスルーパスを経たクロック信号
と分周パスを経た分周クロック信号との間のクロックス
キューを改善する回路に関するもので、パワーセーブ回
路などに使用される。
【０００２】
【従来の技術】ＩＣにおいて消費電力を削減するために
使用されるパワーセーブ回路は、クロック供給回路から
動作クロック信号が供給される被制御回路の待機動作モ
ード時には通常動作モードよりも周波数が低いクロック
信号を供給するように切換制御する。
【０００３】上記クロック供給回路は、同一クロック信
号源からのクロック信号に基づいて周波数が異なる複数
種類のクロック信号群を選択的に供給するものであり、
従来は例えば図８に示すように構成されている。
【０００４】図８において、１０はクロック信号源、８
１は上記クロック信号源からのクロック信号Ａをそのま
ま通過させて被制御回路９０へ供給するスルーパス、８
２は上記クロック信号源からのクロック信号Ａを例えば
２分周するための分周回路である。８３は上記分周回路
８２の出力信号（分周クロック）Ｂおよび前記クロック
信号源１０からのクロック信号Ａをセレクト信号ＳＥＬ
に応じて選択し、選択出力Ｃを被制御回路９０へ供給す
る選択回路である。
【０００５】なお、前記分周回路８２は、例えば図９に
示すように、ＣＭＯＳ構成のクリア信号（リセット信
号）端子ＣＤ付きのＤ型フリップフロップ回路が用いら
れたバイナリカウンタからなる。
【０００６】しかし、上記構成においては、パス（通過
経路）が異なる２つのクロック信号の立上がりエッジ間
にクロックスキューが生じる。即ち、例えば図１０に示
すように、セレクト信号ＳＥＬにより分周クロックＢを
選択した場合には、分周パスの分周回路８２および選択
回路８３を経て被制御回路９０に供給される分周クロッ
クが、スルーパス８１から被制御回路９０に供給される
クロック信号Ａよりも分周回路８２および選択回路８３
による遅延分ｄ１だけ遅延する。
【０００７】また、セレクト信号ＳＥＬによりクロック
信号源１０からのクロック信号Ａを選択した場合には、
選択回路８３を経て被制御回路９０に供給されるクロッ
ク信号が、スルーパス８１から被制御回路９０に供給さ
れるクロック信号Ａよりも選択回路８３による遅延分ｄ
２だけ遅延する。
【０００８】上記したようなクロックスキューが生じる
と、被制御回路９０において例えばシフトレジスタにお
いてデータの抜けが発生したり、回路動作の速度が低下
したり、回路間のインターフェースで誤動作が発生す
る。
【０００９】そこで、上記したようにパスが異なるクロ
ック信号間に生じるクロックスキューを改善するため
に、従来はスルーパス８１にインバータ回路と容量から
なる遅延用のダミー回路（図示せず）を挿入している
が、製造プロセスのばらつき、ＭＯＳトランジスタの閾
値の変動などが存在するので、クロックスキューを十分
に防止することは困難である。
【００１０】
【発明が解決しようとする課題】上記したように従来の
クロック供給回路は、同一クロック信号源からスルーパ
スを経たクロック信号と分周パスを経た分周クロック信
号との間にクロックスキューが発生するという問題があ
った。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、同一クロック信号源からスルーパスを経たク
ロック信号と分周パスを経た分周クロック信号との間の
クロックスキューを大幅に改善し得るクロック供給回路
を提供することを目的とする。
【００１２】
【課題を解決するための手段】第１の発明のクロック供
給回路は、クロック信号源と、上記クロック信号源から
入力するクロック信号をＤ型フリップフロップ回路が用
いられたバイナリカウンタからなる分周回路により分周
し、被制御回路へ供給する分周パスと、前記クロック信
号源から入力するクロック信号を上記分周回路の信号遅
延量と等しい信号遅延量を有するダミー回路を通過させ
て前記被制御回路へ供給するスルーパスとを具備するこ
とを特徴とする。
【００１３】第２の発明のクロック供給回路は、クロッ
ク信号源から入力するクロック信号を分周するＤ型フリ
ップフロップ回路が用いられたバイナリカウンタからな
る分周回路と、上記分周回路の信号遅延量と等しい信号
遅延量を有し、前記クロック信号源から入力するクロッ
ク信号を通過させる第１のダミー回路と、前記分周回路
からの分周クロック信号および上記第１のダミー回路か
らのクロック信号をセレクト信号に応じて選択して被制
御回路へ供給する選択回路と、前記クロック信号源から
選択回路出力側までの信号遅延量と等しい信号遅延量を
有し、前記クロック信号源から入力するクロック信号を
分周することなく通過させる第２のダミー回路とを具備
することを特徴とする。
【００１４】第３の発明のクロック供給回路は、クロッ
ク信号源と、上記クロック信号源から入力するクロック
信号を分周するクリア信号端子付きのＤ型フリップフロ
ップ回路が用いられた第１のバイナリカウンタと、前記
クロック信号源から入力するクロック信号を通過させる
クリア信号端子付きのＤ型フリップフロップ回路が用い
られた第１のスルー回路と、上記第１のバイナリカウン
タから出力する分周クロック信号および上記第１のスル
ー回路から出力するクロック信号をセレクト信号に応じ
て選択して被制御回路へ供給する第１の選択回路と、前
記クロック信号源から入力するクロック信号を分周する
クリア信号端子付きのＤ型フリップフロップ回路が用い
られた第２のバイナリカウンタと、前記クロック信号源
から入力するクロック信号を分周することなく通過させ
るクリア信号端子付きのＤ型フリップフロップ回路が用
いられた第２のスルー回路と、上記第２のバイナリカウ
ンタから出力する分周クロック信号および上記第２のス
ルー回路から出力するクロック信号が入力し、常に上記
第２のスルー回路から出力するクロック信号を選択して
前記被制御回路へ供給する第２の選択回路とを具備する
ことを特徴とする。
【００１５】
【実施の形態】以下、図面を参照して本発明の実施の形
態を詳細に説明する。図１（ａ）は、第１の発明のクロ
ック供給回路の実施の形態を示しており、その一動作例
を図１（ｂ）に示している。
【００１６】図１（ａ）に示すクロック供給回路は、ク
ロック信号源１０と、上記クロック信号源から入力する
クロック信号ＡｉをＤ型フリップフロップ回路が用いら
れたバイナリカウンタからなる分周回路（例えば２分周
回路）１１により分周した分周クロック信号Ｂｏを被制
御回路９０へ供給する分周パス１１ａと、前記クロック
信号源１０から入力するクロック信号を分周することな
く、上記分周回路１１の信号遅延量ｄ１と等しい信号遅
延量ｄ１を有するダミー回路（上記分周回路と同様のＤ
型フリップフロップ回路からなる）１２を通過させたス
ルーパスクロック信号Ａｏを前記被制御回路９０へ供給
するスルーパス１２ａとを具備する。
【００１７】上記構成のクロック供給回路においては、
図１（ｂ）に示すように、同一クロック信号源１０から
それぞれ対応して分周パス１１ａおよびスルーパス１２
ａを経た２つのクロック信号Ｂｏ、Ａｏを被制御回路９
０へ供給するように動作する。この際、分周パス１１ａ
中の分周回路１１と同様の信号遅延量ｄ１と等しい信号
遅延量ｄ１を有するダミー回路（分周回路１１と同様の
回路からなる）１２をスルーパス１２ａ中に挿入してい
る。
【００１８】これにより、同一クロック信号源１０から
分周パス１１ａを経た分周クロック信号Ｂｏとスルーパ
ス１２ａを経たスルーパスクロック信号Ａｏとの間のク
ロックスキューを大幅に改善することが可能になる。
【００１９】図２（ａ）は、第２の発明のクロック供給
回路の実施の形態を示しており、その一動作例を図２
（ｂ）に示している。図２（ａ）に示すクロック供給回
路は、クロック信号源から入力するクロック信号Ａｉを
分周するＤ型フリップフロップ回路が用いられたバイナ
リカウンタからなる分周回路（例えば２分周回路）１１
と、上記分周回路１１の信号遅延量と等しい信号遅延量
を有し、前記クロック信号入力Ａｉを分周することなく
通過させる第１のダミー回路（上記分周回路１１と同様
のＤ型フリップフロップ回路からなる）２１と、前記分
周回路１１からの分周クロック信号および上記第１のダ
ミー回路２１からのクロック信号をセレクト信号ＳＥＬ
に応じて選択し、選択出力Ｃｏを被制御回路９０へ供給
する選択回路２２と、前記クロック信号源から第１の選
択回路２２の出力側までの信号遅延量と等しい信号遅延
量を有し、前記クロック信号入力Ａｉを分周することな
く通過させたスルーパスクロック信号Ａｏを被制御回路
９０へ供給する第２のダミー回路２３と、前記クロック
信号源から第１の選択回路２２の出力側までの信号遅延
量と等しい信号遅延量を有し、前記クロック信号源から
入力する分周クロック信号Ｂｉを分周することなく通過
させたスルーパス分周クロック信号Ｂｏを被制御回路９
０へ供給する第２のダミー回路２４とを具備する。
【００２０】上記第２のダミー回路２３および２４は、
それぞれ前記分周回路１１と同様のクリア信号端子ＣＤ
付きのＤ型フリップフロップ回路であってクリア信号端
子ＣＤが接地されたものと、前記第１のダミー回路２１
と同様のＤ型フリップフロップ回路と、前記選択回路２
２と同様の選択回路からなる。
【００２１】上記した図２の構成のクロック供給回路に
おいては、図２（ｂ）に示すように、同一クロック信号
源からそれぞれ対応して第１〜第３のパスを経た３つの
クロック信号を被制御回路９０へ供給するように動作す
る。この際、選択回路２２を有する第１のパスには、分
周回路１１を有するパスに対して分岐された別のパスに
分周回路の信号遅延量と等しい信号遅延量を有する第１
のダミー回路２１を挿入し、第２のパス、第３のパスに
は、それぞれクロック信号源から選択回路２２出力側ま
での第１のパスにおける信号遅延量と等しい信号遅延量
を有する第２のダミー回路２３、２４を挿入している。
【００２２】これにより、同一クロック信号源から別々
のパスを経た３つのクロック信号間のクロックスキュー
を大幅に改善することが可能になる。図３（ａ）は、第
３の発明のクロック供給回路の実施の形態を示してお
り、その一動作例を図３（ｂ）に示している。
【００２３】図３（ａ）に示すクロック供給回路は、ク
ロック信号源１０と、上記クロック信号源から入力する
クロック信号Ａｉを分周するクリア信号端子付きのＤ型
フリップフロップ回路が用いられた第１のバイナリカウ
ンタ３１と、前記クロック信号源から入力するクロック
信号Ａｉを分周することなく通過させるクリア信号端子
付きのＤ型フリップフロップ回路が用いられた第１のス
ルー回路３２と、上記第１のバイナリカウンタ３１から
出力する分周クロック信号Ｂおよび上記第１のスルー回
路３２から出力するクロック信号Ａをセレクト信号ＳＥ
Ｌに応じて選択し、選択出力Ｃｏを被制御回路９０へ供
給する第１の選択回路３３と、前記クロック信号源から
入力するクロック信号Ａｉを分周するクリア信号端子付
きのＤ型フリップフロップ回路が用いられた第２のバイ
ナリカウンタ３４と、前記クロック信号源から入力する
クロック信号Ａｉを分周することなく通過させるクリア
信号端子付きのＤ型フリップフロップ回路が用いられた
第２のスルー回路３５と、上記第２のバイナリカウンタ
から出力する分周クロック信号Ｂおよび上記第２のスル
ー回路３５から出力するクロック信号Ａが入力し、常に
上記第２のスルー回路から出力するクロック信号Ａを選
択（固定的に選択）し、選択出力Ａｏを前記被制御回路
へ供給する第２の選択回路３６とを具備する。
【００２４】前記第１のバイナリカウンタ３１で使用さ
れるＤ型フリップフロップ回路は、前記クロック信号源
１０から入力するクロック信号がクロック入力端子ＣＰ
に入力し、クリア信号がクリア信号端子ＣＤに入力し、
反転データ出力端子／Ｑ（／ＱはＱの相補信号である。
以下同じ。）とデータ入力端子Ｄとが接続されている。
【００２５】前記第２のバイナリカウンタ３４で使用さ
れるＤ型フリップフロップ回路は、前記クロック信号源
１０から入力するクロック信号がクロック入力端子ＣＰ
に入力し、クリア信号端子ＣＤは“０”レベル（接地電
位Ｖss）に固定され、反転データ出力端子／Ｑとデータ
入力端子Ｄとが接続されている。
【００２６】また、前記第１のスルー回路３２および第
２のスルー回路３５でそれぞれ使用されるＤ型フリップ
フロップ回路は、前記クロック信号源１０から入力する
クロック信号がクロック入力端子ＣＰおよびクリア信号
端子ＣＤに入力し、データ入力端子Ｄが“１”レベル
（電源電位Ｖcc）に固定されている。
【００２７】図３の構成のクロック供給回路において
も、図３（ｂ）に示すように、同一クロック信号源から
それぞれ対応して第１のパスおよび第２のパスを経た２
つのクロック信号を被制御回路へ供給するように動作す
る。この際、第１の選択回路３３を有する第１のパスに
は、第１のバイナリカウンタ３１を有するパスに対して
分岐された別のパスに第１のバイナリカウンタ３１の信
号遅延量と等しい信号遅延量を有する第１のスルー回路
３２を挿入し、第２の選択回路３６を有する第２のパス
には、第２のバイナリカウンタ３４を有するパスに対し
て分岐された別のパスに第２のバイナリカウンタ３４の
信号遅延量と等しい信号遅延量を有する第２のスルー回
路３５を挿入している。
【００２８】これにより、同一クロック信号源から第１
のパスを経たクロック信号と第２のパスを経た分周クロ
ック信号との間のクロックスキューを大幅に改善するこ
とが可能になる。
【００２９】図４は、図３に示したクロック供給回路の
一変形例を示している。図４に示すクロック供給回路
は、図３に示したクロック供給回路と比べて、前記第１
のスルー回路３２および第２のスルー回路３５でそれぞ
れ使用されるＤ型フリップフロップ回路のクリア信号端
子ＣＤの入力が、クロック信号からクリア信号に変更さ
れている点が異なり、その他は同じであるので図３中と
同一符号を付している。
【００３０】図５は、図４中のスルーパス用のＤ型フリ
ップフロップ回路の一例を示す。図５に示すＤ型フリッ
プフロップ回路において、Ｄはデータ入力端子、ＣＰは
クロック入力端子、ＣＤはクリア信号端子、Ｑはデータ
出力端子、／Ｑは反転データ出力端子である。
【００３１】上記クロック入力端子ＣＰに入力するクロ
ック信号は二段のインバータ回路５１、５２に入力する
ことにより相補的なクロックパルスφ、／φが生成され
る。前記データ入力端子Ｄに入力するデータ信号は、ク
ロックパルス／φにより制御されるクロックドインバー
タ回路５３を経て第１のインバータ回路５４に入力す
る。この第１のインバータ回路５４の出力は、それぞれ
クロックパルスφにより制御される二入力の第１のクロ
ックドナンドゲート５５の第１の入力端および二入力の
第２のクロックドナンドゲート５６の第１の入力端に入
力する。そして、上記第１のクロックドナンドゲート５
５の第２の入力端および第２のクロックドナンドゲート
５６の第２の入力端には、前記クリア信号端子ＣＤに入
力するクリア信号が入力する。上記第１のクロックドナ
ンドゲート５５の出力端は前記第１のインバータ回路５
４の入力端に帰還接続されており、上記第１のインバー
タ回路５４および第１のクロックドナンドゲート５５は
第１のラッチ回路を形成している。
【００３２】さらに、前記第２のクロックドナンドゲー
ト５６の出力は、第２のインバータ回路５７を経てデー
タ出力端子Ｑに出力するとともに第３のインバータ回路
５８および第４のインバータ回路５９を経て反転データ
出力端子／Ｑに出力する。そして、上記第３のインバー
タ回路５８の出力はクロックパルス／φにより制御され
る二入力の第３のクロックドナンドゲート６０の第１の
入力端に入力し、上記第３のクロックドナンドゲート６
０の第２の入力端には接地電位Ｖssが印加されている。
上記第２のインバータ回路５７および第３のクロックド
ナンドゲート６０は第２のラッチ回路を形成している。
【００３３】図６は、図５のＤ型フリップフロップ回路
の一動作例を示すタイミング波形図である。即ち、図５
に示すようにＤ型フリップフロップ回路のクロック入力
端子ＣＰとクリア信号端子ＣＤとが分離されていると、
図６に示すように、データ入力端子Ｄに“１”レベルが
印加されている状態ではクロック入力端子ＣＰのクロッ
ク入力毎に出力が反転する動作（Ｔ型フリップフロップ
回路と同様の動作）が得られる。
【００３４】図４の構成のクロック供給回路において
も、前述したような図３に示したクロック供給回路の動
作と基本的には同様の動作が行われるが、さらに、Ｄ型
フリップフロップ回路をクロック信号に関係なくクリア
信号により任意にリセットすることが可能になるので、
各パスの信号の初期レベルを簡単に揃えることが可能に
なる。
【００３５】図７は、本発明における分周回路部分およ
びそれに対応するスルーパス回路部分の一変形例とし
て、クリア信号端子ＣＤ付きのＤ型フリップフロップ回
路７０が例えば３段接続されてなる８分周回路およびそ
れに対応する信号遅延量を有するダミー回路を示してい
る。なお、図７は、この変形例を例えば図２（ａ）中の
分周回路１１、ダミー回路２１に適用した例を示してい
る。
【００３６】
【発明の効果】上述したように本発明によれば、同一ク
ロック信号源からスルーパスを経たクロック信号と分周
パスを経た分周クロック信号との間のクロックスキュー
を大幅に改善し得るクロック供給回路を提供することが
できる。
【図面の簡単な説明】
【図１】第１の発明のクロック供給回路の実施の形態を
示す回路図および一動作例を示すタイミング図。
【図２】第２の発明のクロック供給回路の実施の形態を
示す回路図および一動作例を示すタイミング図。
【図３】第３の発明のクロック供給回路の実施の形態を
示す回路図および一動作例を示すタイミング図。
【図４】図３のクロック供給回路の一変形例を示す回路
図。
【図５】図４中のスルーパス用のＤ型フリップフロップ
回路の一例を示す回路図。
【図６】図５のＤ型フリップフロップ回路の一動作例を
示すタイミング波形図。
【図７】本発明における分周回路部分およびそれに対応
するスルーパス回路部分の一変形例を示す回路図。
【図８】従来のクロック供給回路の一例を示す回路図。
【図９】図８中の分周パス用のＤ型フリップフロップ回
路の一例を示す回路図。
【図１０】図９のＤ型フリップフロップ回路の一動作例
を示すタイミング波形図。
【符号の説明】
１０…クロック信号源、 １１…分周回路、 １１ａ…分周パス、 １２…ダミー回路、 １２ａ…スルーパス、 ２１…第１のダミー回路、 ２２…選択回路、 ２３、２４…第２のダミー回路、 ３１…第１のバイナリカウンタ、 ３２…第１のスルー回路、 ３３…第１の選択回路、 ３４…第２のバイナリカウンタ、 ３５…第２のスルー回路、 ３６…第２の選択回路、 ９０…被制御回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号源と、 前記クロック信号源から入力するクロック信号をＤ型フ
    リップフロップ回路が用いられたバイナリカウンタから
    なる分周回路により分周し、被制御回路へ供給する分周
    パスと、 前記クロック信号源から入力するクロック信号を前記分
    周回路の信号遅延量と等しい信号遅延量を有するダミー
    回路を通過させて前記被制御回路へ供給するスルーパス
    とを具備することを特徴とするクロック供給回路。
  2. 【請求項２】 クロック信号源から入力するクロック信
    号を分周するＤ型フリップフロップ回路が用いられたバ
    イナリカウンタからなる分周回路と、 前記クロック信号源から入力するクロック信号を通過さ
    せ、前記分周回路の信号遅延量と等しい信号遅延量を有
    する第１のダミー回路と、 前記分周回路からの分周クロック信号および前記第１の
    ダミー回路からのクロック信号をセレクト信号に応じて
    選択して被制御回路へ供給する選択回路と、 前記クロック信号源から入力するクロック信号を分周す
    ることなく通過させ、前記クロック信号源から選択回路
    出力側までの信号遅延量と等しい信号遅延量を有する第
    ２のダミー回路とを具備することを特徴とするクロック
    供給回路。
  3. 【請求項３】 クロック信号源と、 前記クロック信号源から入力するクロック信号を分周す
    るクリア信号端子付きのＤ型フリップフロップ回路が用
    いられた第１のバイナリカウンタと、 前記クロック信号源から入力するクロック信号を通過さ
    せるクリア信号端子付きのＤ型フリップフロップ回路が
    用いられた第１のスルー回路と、 前記第１のバイナリカウンタから出力する分周クロック
    信号および前記第１のスルー回路から出力するクロック
    信号をセレクト信号に応じて選択して被制御回路へ供給
    する第１の選択回路と、 前記クロック信号源から入力するクロック信号を分周す
    るクリア信号端子付きのＤ型フリップフロップ回路が用
    いられた第２のバイナリカウンタと、 前記クロック信号源から入力するクロック信号を分周す
    ることなく通過させるクリア信号端子付きのＤ型フリッ
    プフロップ回路が用いられた第２のスルー回路と、 前記第２のバイナリカウンタから出力する分周クロック
    信号および前記第２のスルー回路から出力するクロック
    信号が入力し、常に前記第２のスルー回路から出力する
    クロック信号を選択して前記被制御回路へ供給する第２
    の選択回路とを具備することを特徴とするクロック供給
    回路。
  4. 【請求項４】 請求項３記載のクロック供給回路におい
    て、 前記第１のバイナリカウンタで使用されるＤ型フリップ
    フロップ回路は、前記クロック信号源から入力するクロ
    ック信号がクロック入力端子に入力し、クリア信号が前
    記クリア信号端子に入力し、反転データ出力端子／Ｑと
    データ入力端子Ｄとが接続されており、 前記第２のバイナリカウンタで使用されるＤ型フリップ
    フロップ回路は、前記クロック信号源から入力するクロ
    ック信号がクロック入力端子に入力し、前記クリア信号
    端子は“０”レベルに固定され、反転データ出力端子／
    Ｑとデータ入力端子Ｄとが接続されており、 前記第１のスルー回路および第２のスルー回路でそれぞ
    れ使用されるＤ型フリップフロップ回路は、前記クロッ
    ク信号源から入力するクロック信号がクロック入力端子
    ＣＰおよびクリア信号端子ＣＤに入力し、データ入力端
    子Ｄが“１”レベルに固定されていることを特徴とする
    クロック供給回路。
  5. 【請求項５】 請求項３記載のクロック供給回路におい
    て、 前記第１のバイナリカウンタで使用されるＤ型フリップ
    フロップ回路は、前記クロック信号源から入力するクロ
    ック信号がクロック入力端子に入力し、クリア信号が前
    記クリア信号端子に入力し、反転データ出力端子／Ｑと
    データ入力端子Ｄとが接続されており、 前記第２のバイナリカウンタで使用されるＤ型フリップ
    フロップ回路は、前記クロック信号源から入力するクロ
    ック信号がクロック入力端子に入力し、前記クリア信号
    端子は“０”レベルに固定され、反転データ出力端子／
    Ｑとデータ入力端子Ｄとが接続されており、 前記第１のスルー回路および第２のスルー回路でそれぞ
    れ使用されるＤ型フリップフロップ回路は、前記クロッ
    ク信号源から入力するクロック信号がクロック入力端子
    ＣＰに入力し、クリア信号端子ＣＤにクリア信号が入力
    し、データ入力端子Ｄが“１”レベルに固定されている
    ことを特徴とするクロック供給回路。
  6. 【請求項６】 クロック信号源と、 前記クロック信号源から入力するクロック信号を分周
    し、被制御回路へ供給する第１の回路と、 前記クロック信号源から入力するクロック信号を前記第
    １の回路の信号遅延量と同じく遅延させて前記被制御回
    路へ供給する第２の回路とを具備することを特徴とする
    クロック供給回路。
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