JPS5830231A - セレクタ付アナログスイツチ回路 - Google Patents
セレクタ付アナログスイツチ回路Info
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- JPS5830231A JPS5830231A JP12951981A JP12951981A JPS5830231A JP S5830231 A JPS5830231 A JP S5830231A JP 12951981 A JP12951981 A JP 12951981A JP 12951981 A JP12951981 A JP 12951981A JP S5830231 A JPS5830231 A JP S5830231A
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- JP
- Japan
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- terminal
- circuit
- series
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- analog signal
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８型ＦＥＴを用いた電子回μで。
ｎ系列のアナログ信号を選択し任意の信号ををり出す、
４Ｌ＜は任意の信号をｎ系列中の希望端子に伝達する為
のアナログスイッチ回路及ヒセレクタ−回路に関する。
４Ｌ＜は任意の信号をｎ系列中の希望端子に伝達する為
のアナログスイッチ回路及ヒセレクタ−回路に関する。
従来、何県列かのアナログ信号入力から目的の信号のみ
Ｊ！！！択し出力伝達する場合、又は任意の一アナログ
信号を何県列かの出力端子に任意のタイミングで選択し
希望端子に出力伝達【ようとする場合、電子目跡の構成
として一例を示すとｂＡ１図の様になるや ここでａｂｃｄｅｆｇｈ及びＩは電気的アナログ信号の
伝達用入力端子、Ｄｓ 、Ｄａ 、Ｄｓは２進化出
力選択信号、ＯＬはグミツクパルスを示す。
Ｊ！！！択し出力伝達する場合、又は任意の一アナログ
信号を何県列かの出力端子に任意のタイミングで選択し
希望端子に出力伝達【ようとする場合、電子目跡の構成
として一例を示すとｂＡ１図の様になるや ここでａｂｃｄｅｆｇｈ及びＩは電気的アナログ信号の
伝達用入力端子、Ｄｓ 、Ｄａ 、Ｄｓは２進化出
力選択信号、ＯＬはグミツクパルスを示す。
父、回路の内訳はｎ系列弁のアナログ信号伝達及ヒ開閉
用トランヌミッションケートトランジスタ（Ｔ１〜７１
ｍ ｈ ｎ ＝８系列の場合で以降説明する。）で構成
するアナログスイッチ回路、前記トランスミッションゲ
ートトランジスタ駆動用インパーク論理回路（工ｉ〜工
ａ ）−ＢＡＮＤ論理ゲ）（Ｎｓ〜Ｎｓ）で構成する
デコーダ・セレクター回路５選択データ発生及び記憶用
フリップ７０ツブ回路（Ｆｓ〜ＩＦｓや以下ＦＦと略す
）である。
用トランヌミッションケートトランジスタ（Ｔ１〜７１
ｍ ｈ ｎ ＝８系列の場合で以降説明する。）で構成
するアナログスイッチ回路、前記トランスミッションゲ
ートトランジスタ駆動用インパーク論理回路（工ｉ〜工
ａ ）−ＢＡＮＤ論理ゲ）（Ｎｓ〜Ｎｓ）で構成する
デコーダ・セレクター回路５選択データ発生及び記憶用
フリップ７０ツブ回路（Ｆｓ〜ＩＦｓや以下ＦＦと略す
）である。
これに対し本発明Ｆｉ、それぞれ独立した機能回路構成
トランジスタを機能的に兼用する事により。
トランジスタを機能的に兼用する事により。
構成トランジスタ数の低減及び回路配線の簡素化を図る
ものであり、咎に集積回路に用いた場合の集積密度の向
上によるチップサイズの縮少化すなわちコスト低減に対
し極めて有効的かつ合理的手段である。
ものであり、咎に集積回路に用いた場合の集積密度の向
上によるチップサイズの縮少化すなわちコスト低減に対
し極めて有効的かつ合理的手段である。
以下１本発明の騨細について構成を図面により説明する
。
。
第２図は本発明の一実施例である１図面け８系列の場合
について示す０図中Ｂ＝ｂＱ ｄ ６ ｆ ｇ ｈ及び
ｌは電気的アナログ信号入出力端子、Ｄｌ。
について示す０図中Ｂ＝ｂＱ ｄ ６ ｆ ｇ ｈ及び
ｌは電気的アナログ信号入出力端子、Ｄｌ。
Ｄａ、Ｄｓは２進化出力選択信号、ＯＬはクロックパル
スｈ ’ｌｘ 、Ｆｍ 、’Ｆｓは選択データ配憶及び
出力用ｙｙを示ｊ２．これらの信号名及び機能回路は第
１図（従来構成図）にそれぞれ対応し、同一のものを示
す。又ｂＮｍ〜Ｎ １４けＮチャンネルＭＯｓｇｙＥＴ
ｆ−ＰＩＰ−Ｆｓ４［Ｐチャフ＄ルＭＯ日型ＦＥＴをそ
れぞれ示す。
スｈ ’ｌｘ 、Ｆｍ 、’Ｆｓは選択データ配憶及び
出力用ｙｙを示ｊ２．これらの信号名及び機能回路は第
１図（従来構成図）にそれぞれ対応し、同一のものを示
す。又ｂＮｍ〜Ｎ １４けＮチャンネルＭＯｓｇｙＥＴ
ｆ−ＰＩＰ−Ｆｓ４［Ｐチャフ＄ルＭＯ日型ＦＥＴをそ
れぞれ示す。
かお１図中１と２，５と４，５と６１７と８・９と１０
．１１と１２．１３と１４．１５と１６゜１７と１８．
１９と２０．２１と２２．２３と２４．２５と２６＆２
７と２８．２９と３０１３１と３２がそれぞれ接続され
ていても以降説明する回路動作については同等である。
．１１と１２．１３と１４．１５と１６゜１７と１８．
１９と２０．２１と２２．２３と２４．２５と２６＆２
７と２８．２９と３０１３１と３２がそれぞれ接続され
ていても以降説明する回路動作については同等である。
ここで２進化された選択信号Ｄｓ 、 Ｄａ 、
Ｄａがクロックパルス（ＯＬ）ＫよりＦＦ（Ｆｔ 。
Ｄａがクロックパルス（ＯＬ）ＫよりＦＦ（Ｆｔ 。
Ｆｓ、Ｆｉ）にそれぞれ読み込まれ、出力としてＱｘ−
、Ｑｔ＠Ｑｍ１″Ｑ＊ 、Ｑ−、Ｑ、ｓが出力される。
、Ｑｔ＠Ｑｍ１″Ｑ＊ 、Ｑ−、Ｑ、ｓが出力される。
この時の選択希望端子をａとした場合、Ｄ、。
Ｄａ、ＤａはすべてＨルベル（１）であわ、ｂとした場
合Ｄ１け１０ｗレベル（０）Ｄａ、ＤｓはそれぞれＨル
ベル（１）が入力データとなる。
合Ｄ１け１０ｗレベル（０）Ｄａ、ＤｓはそれぞれＨル
ベル（１）が入力データとなる。
以下ｃ −ｈをそれぞれ選択希望端子とした場合の入力
データは第３図に示す通りである。
データは第３図に示す通りである。
オす、ａｌｌｌ子を選択した場合ｔｉ、ＦＦ出力けＱＩ
−’Ｈｉレベル（以降Ｉと衰わす）τ１１１１１ＬＯＷ
レベルｌｌ降０と表わす）−Ｑｔ−工、τ３００１Ｑｓ
−１，τｓ−０となる。ここでそれぞれのデーターライ
ンをゲート入力に持つＦＥＴ（Ｎｓ〜Ｎｓ＊ｂ Ｐｓ
−ＰＳＩ）けデータ信号レベルにより導通（ＯＮ ）、
！！断（ＯＦＦ）状態となるが、前記データ出力時で
Ｉ／１−）ｉｓ、Ｎ露 、Ｎｍ、Ｎｉ。
−’Ｈｉレベル（以降Ｉと衰わす）τ１１１１１ＬＯＷ
レベルｌｌ降０と表わす）−Ｑｔ−工、τ３００１Ｑｓ
−１，τｓ−０となる。ここでそれぞれのデーターライ
ンをゲート入力に持つＦＥＴ（Ｎｓ〜Ｎｓ＊ｂ Ｐｓ
−ＰＳＩ）けデータ信号レベルにより導通（ＯＮ ）、
！！断（ＯＦＦ）状態となるが、前記データ出力時で
Ｉ／１−）ｉｓ、Ｎ露 、Ｎｍ、Ｎｉ。
Ｎｓ、Ｎｙ、Ｎ・ 、 Ｎｉ１ｌ、Ｎｉｌ、Ｎ＋ａ嘗Ｎ
１Ｇ 。
１Ｇ 。
Ｉｔｓ、Ｐｔ 、Ｐａ 、ＰＩ 、ＰＩ 、Ｐａ 、
Ｐｙ 。
Ｐｙ 。
Ｐ・ 、９１ｇ、Ｐ’ｌ、Ｐｓ輪Ｐｍｖ、Ｐｕｓのトラ
ンジスタがＯＮ、これ以外のトランジスタがＯＦＦ状態
となる。ここで３設置列に接続されたトランジスｌ ２
５ｆ Ｎチャンネル、ＰチャンネルすべてＯＮ状態とな
っている導通ラインＶｉＮｓ １ Ｎｓ 、ＮｓのＮ
チャンネル部及びＰｓ 、Ｐａ 、ＰａのＰチャンネル
部で４１Ｉ！成されｆｃ＆端子のラインのみとカリ、こ
こでａ端子が選択され入出力共通端子Ｘとの間にアナロ
グ信号の双方伝達が行なわれる。
ンジスタがＯＮ、これ以外のトランジスタがＯＦＦ状態
となる。ここで３設置列に接続されたトランジスｌ ２
５ｆ Ｎチャンネル、ＰチャンネルすべてＯＮ状態とな
っている導通ラインＶｉＮｓ １ Ｎｓ 、ＮｓのＮ
チャンネル部及びＰｓ 、Ｐａ 、ＰａのＰチャンネル
部で４１Ｉ！成されｆｃ＆端子のラインのみとカリ、こ
こでａ端子が選択され入出力共通端子Ｘとの間にアナロ
グ信号の双方伝達が行なわれる。
父、データをＤ＋ −０−Ｄａ−■、Ｄ■−１とした場
合けＮｍ 、Ｎｓ 、Ｎａ 、Ｎｓ 、Ｎｉ 、
Ｎｏ 。
合けＮｍ 、Ｎｓ 、Ｎａ 、Ｎｓ 、Ｎｉ 、
Ｎｏ 。
８重・、Ｎ１ｍ、Ｎ１４．Ｎ＊＊、ｌ’１１ｔ、Ｎ＊＊
、Ｐ雪 ｔＰ諺 、 Ｐａ 、 Ｐａ 、 Ｐｇ
、 Ｐｅ 、 Ｐｓ・、ＰＳＩ、ＰＩ４゜Ｐ １＠
、 Ｐ ｍｙ 、 Ｆ ｍ−がそれぞれＯＮ状態とな
り、Ｎｉ。
、Ｐ雪 ｔＰ諺 、 Ｐａ 、 Ｐａ 、 Ｐｇ
、 Ｐｅ 、 Ｐｓ・、ＰＳＩ、ＰＩ４゜Ｐ １＠
、 Ｐ ｍｙ 、 Ｆ ｍ−がそれぞれＯＮ状態とな
り、Ｎｉ。
Ｈａ 、Ｎａ 、Ｘ’ａ 、Ｐｓ 、Ｐａで構成され
九アナログスイッチ部がＯＮ状態となりｂ端子と共通入
出力端子Ｉとの間でアナログ信号の伝達が行なわれる。
九アナログスイッチ部がＯＮ状態となりｂ端子と共通入
出力端子Ｉとの間でアナログ信号の伝達が行なわれる。
以下ｃ−ｈ端子選択の場合についても１司様（データー
組み合わせは第５図、第４図の通り）である。
組み合わせは第５図、第４図の通り）である。
以上８系列選択の場合を例に説明したが、データーのビ
ット数及びＩＩＩＩ成トランジスタ配列を変更すること
により、任意の系列について選択スイッチングできる双
方向性のセレクタ付アナログク／ソチ回路を容易に構成
する事ができ、更にトランジスタ配列や配線の簡素化を
可能と：、５に、墳９Ｑ等に用いた場合、集積密度の向
上に大きなす巣を本発明は本たちしめるものである。
ット数及びＩＩＩＩ成トランジスタ配列を変更すること
により、任意の系列について選択スイッチングできる双
方向性のセレクタ付アナログク／ソチ回路を容易に構成
する事ができ、更にトランジスタ配列や配線の簡素化を
可能と：、５に、墳９Ｑ等に用いた場合、集積密度の向
上に大きなす巣を本発明は本たちしめるものである。
第１図は従来の回路構成図、第２図は本発明の一寮施例
について第１図と１き換えた場合のｖｌＩ４成図を示す
１図中第１図、第２図共通記号は、同−信号及び同一機
能回路？ｆｆわす。 第３図はデーター出力及び記憶用ＦＦＣＦ’１ 。 Ｆｉ、Ｆｍ）Ｋついての入力データ一対選択端子（ａ〜
ｈ）の関係を示す。第４図はＦＦ（Ｆｓ。 Ｆ雪 、Ｆｉ）の入力データ一対ＦＦ出力（Ｑｌ 。 てｘ、Ｑｍ、τｓ、Ｑｉ、て畠 ）の騨細な関係を表わ
す図表である。なお、第５図、第４図中ＩＦｉＨ１論理
レベル、０はＬＯＷ論理レベルを表わす。 以上 出願人 信州精器株式会社 株式会社 諏訪精工台 代理人 弁理士 最 上 務 第１図 第２図
について第１図と１き換えた場合のｖｌＩ４成図を示す
１図中第１図、第２図共通記号は、同−信号及び同一機
能回路？ｆｆわす。 第３図はデーター出力及び記憶用ＦＦＣＦ’１ 。 Ｆｉ、Ｆｍ）Ｋついての入力データ一対選択端子（ａ〜
ｈ）の関係を示す。第４図はＦＦ（Ｆｓ。 Ｆ雪 、Ｆｉ）の入力データ一対ＦＦ出力（Ｑｌ 。 てｘ、Ｑｍ、τｓ、Ｑｉ、て畠 ）の騨細な関係を表わ
す図表である。なお、第５図、第４図中ＩＦｉＨ１論理
レベル、０はＬＯＷ論理レベルを表わす。 以上 出願人 信州精器株式会社 株式会社 諏訪精工台 代理人 弁理士 最 上 務 第１図 第２図
Claims (1)
- ＭＯ日型電解効果トランジスタ（以下ＦＥＴと略す）を
用い九電気的アナログ量伝達回路で、ｎ系列のアナログ
信号を開閉するトランスミッションゲートトランジスタ
を有し、＃＾己トランスミッションゲートトランジスタ
の開閉を選択するセレグター回路を具備した回路で、紬
Ｆアナログ信号に４ｍｌ用トランヌミッションケートト
ランジヌタを＃ｌｌ成するＰチャンネル１？ＩＣＴ及び
ＮチャンネルＰＥＴを任意個直列及び並列に組み合わせ
接続する事により、アナログ信号開閉用トランヌミッシ
ョンケートトランジスタｉ１１成用ＦＩＴが、前記セレ
クター回路構成用１ＰＥＴを兼ねる事を％徴としたセレ
クタ付アナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12951981A JPS5830231A (ja) | 1981-08-18 | 1981-08-18 | セレクタ付アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12951981A JPS5830231A (ja) | 1981-08-18 | 1981-08-18 | セレクタ付アナログスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830231A true JPS5830231A (ja) | 1983-02-22 |
Family
ID=15011503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12951981A Pending JPS5830231A (ja) | 1981-08-18 | 1981-08-18 | セレクタ付アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830231A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125327A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | クロツク選択回路 |
| JPS61281714A (ja) * | 1985-06-07 | 1986-12-12 | Rohm Co Ltd | アナログスイツチ制御回路 |
| EP0920135A3 (en) * | 1997-11-27 | 2000-12-13 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6774833B2 (en) | 1999-08-16 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| JP2006332596A (ja) * | 2005-03-08 | 2006-12-07 | Himax Optoelectronics Corp | デジタル／アナログ変換器のデコーダ |
| JP2009296312A (ja) * | 2008-06-05 | 2009-12-17 | Sony Corp | 半導体装置および固体撮像装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101260A (en) * | 1977-02-16 | 1978-09-04 | Mitsubishi Electric Corp | Selective gate circuit |
| JPS568340B2 (ja) * | 1973-08-29 | 1981-02-23 |
-
1981
- 1981-08-18 JP JP12951981A patent/JPS5830231A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0920135A3 (en) * | 1997-11-27 | 2000-12-13 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| EP1517448A1 (en) * | 1997-11-27 | 2005-03-23 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US6774833B2 (en) | 1999-08-16 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7411535B2 (en) | 1999-08-16 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US7750833B2 (en) | 1999-08-16 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8089385B2 (en) | 1999-08-16 | 2012-01-03 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8754796B2 (en) | 1999-08-16 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| JP2006332596A (ja) * | 2005-03-08 | 2006-12-07 | Himax Optoelectronics Corp | デジタル／アナログ変換器のデコーダ |
| JP2009296312A (ja) * | 2008-06-05 | 2009-12-17 | Sony Corp | 半導体装置および固体撮像装置 |
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