JPH0646766B2 - 画情報処理装置 - Google Patents
画情報処理装置Info
- Publication number
- JPH0646766B2 JPH0646766B2 JP60283594A JP28359485A JPH0646766B2 JP H0646766 B2 JPH0646766 B2 JP H0646766B2 JP 60283594 A JP60283594 A JP 60283594A JP 28359485 A JP28359485 A JP 28359485A JP H0646766 B2 JPH0646766 B2 JP H0646766B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、出力部の画情報の長さが入力部の画情報の長
さにくらべ長い場合、その差分に相当する白情報を入力
部の画情報に付加する画情報処理装置に関する。
さにくらべ長い場合、その差分に相当する白情報を入力
部の画情報に付加する画情報処理装置に関する。
従来の技術 第３図は、従来の画情報処理装置の一例を示す概略ブロ
ック図である。
ック図である。
この画情報処理装置では、Ａ４サイズの画情報入力部２
３を介して入力した画情報ｂ２に画情報制御部２１で白
情報を付加してＢ４サイズの画情報出力部２４へ出力し
ている。この場合、Ａ４サイズ入力をＢ４サイズで出力
するために、Ａ４サイズの画情報の両端に１６０ビット
づつの白情報を付加するようにしている。この方法につ
いて、第４図を参照してさらに説明する。
３を介して入力した画情報ｂ２に画情報制御部２１で白
情報を付加してＢ４サイズの画情報出力部２４へ出力し
ている。この場合、Ａ４サイズ入力をＢ４サイズで出力
するために、Ａ４サイズの画情報の両端に１６０ビット
づつの白情報を付加するようにしている。この方法につ
いて、第４図を参照してさらに説明する。
１ラインがＡ４サイズの横の長さに相当する画情報ｂ２
が、入力部２３から画情報制御部２１に入力されると、
画情報制御部２１は入力データイネーブルａ２の立下が
りでライトアドレスカウント制御信号ｋ２を出力し、ラ
イトアドレスカウンタ３７の計数動作をスタートさせ
る。ライトアドレスカウンタ３７は計数値に基づいてラ
インメモリ２２へライトアドレス信号ｍ２を出力する。
又、画情報制御部２１はこのライトアドレス信号ｍ２に
基づいて入力画情報ｂ２のライン管理を行ないながらラ
インメモリ２２に画情報ｂ２を一旦記憶させる。
が、入力部２３から画情報制御部２１に入力されると、
画情報制御部２１は入力データイネーブルａ２の立下が
りでライトアドレスカウント制御信号ｋ２を出力し、ラ
イトアドレスカウンタ３７の計数動作をスタートさせ
る。ライトアドレスカウンタ３７は計数値に基づいてラ
インメモリ２２へライトアドレス信号ｍ２を出力する。
又、画情報制御部２１はこのライトアドレス信号ｍ２に
基づいて入力画情報ｂ２のライン管理を行ないながらラ
インメモリ２２に画情報ｂ２を一旦記憶させる。
１ライン分の画情報ｂ２が画情報制御部２１に入力され
ると、画情報制御部２１は出力部２４に対して１ライン
がＢ４サイズの横の長さの画情報の出力を行なわせるた
めに、まず、画情報ｂ２に付加する白情報をカウントす
る１６０ビット白付加カウンタ（以下、カウンタと略称
する）３５をスタートさせる。これと同時に出力データ
イネーブル信号ｃ２をＨレベルからＬレベルにして出力
部２４へ出力する。カウンタ３５がカウントオーバーす
るとその情報がカウント信号１２として画情報制御部２
１に入力される。これと同時に、Ａ４サイズデータ出力
用カウンタ３６とリードアドレスカウンタ３８に対して
リードアドレスカウント制御信号１２を出力しカウント
をはじめさせる。画情報制御部２１はリードアドレスカ
ウンタ３８のカウント値に従ってリードアドレス信号ｎ
２に基づき、ラインメモリ２２から、以前に記憶されて
いた画情報を取り出して白情報の後に続いて出力させ
る。Ａ４サイズの横の長さ分の画情報が出力されると、
カウンタ３６がカウントオーバーして、その情報が画情
報制御部２１とカウンタ３５に入力される。そして、画
情報ｂ２に相当し、かつ、画情報制御部２１から出力さ
れる画情報ｈ２の両端に１６０ビットの白画情報ｇ２が
付加された状態で画情報ｉ２が形成され、この画情報ｉ
２が出力部２４へ送出される。この場合、画情報ｉ２の
１ライン分の長さは合計でＢ４サイズの長さになる。
ると、画情報制御部２１は出力部２４に対して１ライン
がＢ４サイズの横の長さの画情報の出力を行なわせるた
めに、まず、画情報ｂ２に付加する白情報をカウントす
る１６０ビット白付加カウンタ（以下、カウンタと略称
する）３５をスタートさせる。これと同時に出力データ
イネーブル信号ｃ２をＨレベルからＬレベルにして出力
部２４へ出力する。カウンタ３５がカウントオーバーす
るとその情報がカウント信号１２として画情報制御部２
１に入力される。これと同時に、Ａ４サイズデータ出力
用カウンタ３６とリードアドレスカウンタ３８に対して
リードアドレスカウント制御信号１２を出力しカウント
をはじめさせる。画情報制御部２１はリードアドレスカ
ウンタ３８のカウント値に従ってリードアドレス信号ｎ
２に基づき、ラインメモリ２２から、以前に記憶されて
いた画情報を取り出して白情報の後に続いて出力させ
る。Ａ４サイズの横の長さ分の画情報が出力されると、
カウンタ３６がカウントオーバーして、その情報が画情
報制御部２１とカウンタ３５に入力される。そして、画
情報ｂ２に相当し、かつ、画情報制御部２１から出力さ
れる画情報ｈ２の両端に１６０ビットの白画情報ｇ２が
付加された状態で画情報ｉ２が形成され、この画情報ｉ
２が出力部２４へ送出される。この場合、画情報ｉ２の
１ライン分の長さは合計でＢ４サイズの長さになる。
このようにして、従来の画情報処理装置では、例えばＡ
４サイズの画情報の両端に１６０ビットの白画情報を付
加して、Ｂ４サイズの画情報を生成するようにしてい
た。
４サイズの画情報の両端に１６０ビットの白画情報を付
加して、Ｂ４サイズの画情報を生成するようにしてい
た。
発明が解決しようとする問題点 しかしながら、上述した従来の画情報処理装置では、カ
ウンタを用い、このカウンタの計数に対応して白情報を
付加するようにしているので、装置が複雑になるという
問題点があった。
ウンタを用い、このカウンタの計数に対応して白情報を
付加するようにしているので、装置が複雑になるという
問題点があった。
本発明は、上記問題点に鑑みて為されたもので、簡易な
構成で、白情報を画情報に付加できる画情報処理装置を
提供することを目的とする。
構成で、白情報を画情報に付加できる画情報処理装置を
提供することを目的とする。
問題点を解決するための手段 本発明は、上記目的を達成するために、入力部から送出
される画情報をアドレスに従って格納し、かつ、アドレ
スを指定することによって格納した画情報を取出せるよ
うにした記憶手段と、入力部の画情報の１ライン当りの
ビット数にくらべ多いビット数であり、かつ、記憶手段
から取出された画情報を外部回路へ出力する出力部とを
備え、記憶手段が、入力部の画情報の１ライン当りのビ
ット数と出力部の画情報の１ライン当りのビット数との
差分に相当するビット数の白情報をあらかじめ記憶する
ようになっていることを特徴とする。
される画情報をアドレスに従って格納し、かつ、アドレ
スを指定することによって格納した画情報を取出せるよ
うにした記憶手段と、入力部の画情報の１ライン当りの
ビット数にくらべ多いビット数であり、かつ、記憶手段
から取出された画情報を外部回路へ出力する出力部とを
備え、記憶手段が、入力部の画情報の１ライン当りのビ
ット数と出力部の画情報の１ライン当りのビット数との
差分に相当するビット数の白情報をあらかじめ記憶する
ようになっていることを特徴とする。
作 用 例えばＡ４サイズの画情報が入力され、Ｂ４サイズの画
情報を出力するような場合、記憶手段にはあらかじめＡ
４サイズの画情報の両端に相当する個所にそれぞれ１６
０ビットの白情報が記憶される。そして、出力時には、
Ａ４サイズの画情報を挟むようにしてその両端に１６０
ビットの白情報が出力され、合せてＢ４サイズの画情報
を得るようにしている。
情報を出力するような場合、記憶手段にはあらかじめＡ
４サイズの画情報の両端に相当する個所にそれぞれ１６
０ビットの白情報が記憶される。そして、出力時には、
Ａ４サイズの画情報を挟むようにしてその両端に１６０
ビットの白情報が出力され、合せてＢ４サイズの画情報
を得るようにしている。
実施例 第１図は、本発明の一実施例のファクシミリ装置を示す
概略ブロック図、第２図は、同ファクシミリ装置の動作
の一例を示すタイミングチャートである。なお、本実施
例では入力画情報がＡ４サイズに相当するビット数であ
り、出力画情報がＢ４サイズに相当するビット数の場合
について説明するが、本発明はこれに限られるものでは
ない。
概略ブロック図、第２図は、同ファクシミリ装置の動作
の一例を示すタイミングチャートである。なお、本実施
例では入力画情報がＡ４サイズに相当するビット数であ
り、出力画情報がＢ４サイズに相当するビット数の場合
について説明するが、本発明はこれに限られるものでは
ない。
このファクシミリ装置は、Ａ４サイズの画情報を入力す
る入力部１と、入力部１に入力した画情報を画情報ｄ１
として、後述するアドレスカウンタ３で出力するアドレ
スに従って格納し、かつ、アドレスの指定を受けること
によって該当するアドレスに格納した画情報を取出せる
ようにしたラインメモリ９と、Ｂ４サイズ画情報の出力
を行なえ、ラインメモリ９から取出された画情報ｄ１を
外部回路へ出力する出力部１３とを備え、ラインメモリ
９に記憶された画情報ｄ１の両端にそれぞれＢ４サイズ
とＡ４サイズの差分に相当する１６０ビットの白情報が
あらかじめ格納されるようになっている。又、このファ
クシミリ装置は制御部１０を備え、入力部１、ラインメ
モリ９、出力部１３を制御するようになっている。制御
部１０には、ライトアドレスカウンタ３１、リードアド
レスカウンタ３２から成るアドレスカウンタ３が接続さ
れており、制御部１０からアドレスカウンタ制御信号ｈ
１が出力されるとカウントを開始し、制御部１０へこの
カウント値をアドレスとしてフィードバックするように
してある。
る入力部１と、入力部１に入力した画情報を画情報ｄ１
として、後述するアドレスカウンタ３で出力するアドレ
スに従って格納し、かつ、アドレスの指定を受けること
によって該当するアドレスに格納した画情報を取出せる
ようにしたラインメモリ９と、Ｂ４サイズ画情報の出力
を行なえ、ラインメモリ９から取出された画情報ｄ１を
外部回路へ出力する出力部１３とを備え、ラインメモリ
９に記憶された画情報ｄ１の両端にそれぞれＢ４サイズ
とＡ４サイズの差分に相当する１６０ビットの白情報が
あらかじめ格納されるようになっている。又、このファ
クシミリ装置は制御部１０を備え、入力部１、ラインメ
モリ９、出力部１３を制御するようになっている。制御
部１０には、ライトアドレスカウンタ３１、リードアド
レスカウンタ３２から成るアドレスカウンタ３が接続さ
れており、制御部１０からアドレスカウンタ制御信号ｈ
１が出力されるとカウントを開始し、制御部１０へこの
カウント値をアドレスとしてフィードバックするように
してある。
以上のように構成されたファクシミリ装置の動作につい
て以下説明する。
て以下説明する。
制御部１０はラインメモリ９に入力データを書込む前に
ラインメモリ９をクリアイネーブルａ１に対応して白デ
ータｂ１を書込むことによってクリアする。
ラインメモリ９をクリアイネーブルａ１に対応して白デ
ータｂ１を書込むことによってクリアする。
次に、入力部１からラインメモリ９にＡ４サイズの１ラ
イン分の画情報ｄ１が書き込まれる。この画情報ｄ１の
ライン（１７２８ビット）分の書き込みに当り、制御部
１０からライトアドレスカウンタ３１へプリセット設定
信号１１（本実施例では、この値は１６０に設定してい
る）が送出される。これに応じてライトアドレスカウン
タ３１から出力されるアドレス信号によって、制御部１
０は、画情報ｄ１を入力データイネーブルｃ１に従って
ラインメモリ９にアドレス１６０より書込ませていく。
この様にして画情報ｄ１の両端に１６０ビットづつの白
情報があらかじめ記憶される。
イン分の画情報ｄ１が書き込まれる。この画情報ｄ１の
ライン（１７２８ビット）分の書き込みに当り、制御部
１０からライトアドレスカウンタ３１へプリセット設定
信号１１（本実施例では、この値は１６０に設定してい
る）が送出される。これに応じてライトアドレスカウン
タ３１から出力されるアドレス信号によって、制御部１
０は、画情報ｄ１を入力データイネーブルｃ１に従って
ラインメモリ９にアドレス１６０より書込ませていく。
この様にして画情報ｄ１の両端に１６０ビットづつの白
情報があらかじめ記憶される。
次に、ラインメモリ９に書き込まれた画情報ｄ１を出力
部１３に出力する時は、あらかじめリードアドレスカウ
ンタ３２を０に設定しておく。つまり、ラインメモリ９
のアドレス０より始まって順次画情報ｆ１を出力データ
イネーブルｅ１に従って出力部１３へ出力する。なお、
第２図に示すように画情報ｆ１には画情報ｄ１を示す画
情報２００と画情報２００の両端に付加されるそれぞれ
１６０ビットの白情報１００とが含まれている。
部１３に出力する時は、あらかじめリードアドレスカウ
ンタ３２を０に設定しておく。つまり、ラインメモリ９
のアドレス０より始まって順次画情報ｆ１を出力データ
イネーブルｅ１に従って出力部１３へ出力する。なお、
第２図に示すように画情報ｆ１には画情報ｄ１を示す画
情報２００と画情報２００の両端に付加されるそれぞれ
１６０ビットの白情報１００とが含まれている。
そして、リードアドレスカウンタ３２のカウントアップ
信号によって出力データイネーブルｅ１をＨレベルにす
る。
信号によって出力データイネーブルｅ１をＨレベルにす
る。
つまり、ラインメモリ９は最初の初期設定の時点でクリ
アされるので全て白情報でうまっている。ここに、ライ
トアドレスカウンタ３１のプリセット値（本実施例で
は、この値は１６０に設定される。）によってラインメ
モリ９に入力した１ライン分に相当する画情報を書き込
む。そして、ラインメモリ９の先頭からＢ４サイズの画
情報の１ライン分に相当する２０４８ビットのデータを
読んでいくと、第２図に示すような画情報ｆ１が出力部
１３から出力される。即ち、画情報ｆ１は両端に１６０
ビットの白情報を含む２０４８ビットの画情報となって
いる。
アされるので全て白情報でうまっている。ここに、ライ
トアドレスカウンタ３１のプリセット値（本実施例で
は、この値は１６０に設定される。）によってラインメ
モリ９に入力した１ライン分に相当する画情報を書き込
む。そして、ラインメモリ９の先頭からＢ４サイズの画
情報の１ライン分に相当する２０４８ビットのデータを
読んでいくと、第２図に示すような画情報ｆ１が出力部
１３から出力される。即ち、画情報ｆ１は両端に１６０
ビットの白情報を含む２０４８ビットの画情報となって
いる。
発明の効果 以上の説明から明らかなように、本発明によれば、あら
かじめ白情報でラインメモリを満たしておくことにより
ライトアドレスカウンタのプリセット値を設定して、ラ
インメモリに画情報を入力するので、簡易な構成で、画
情報に白情報を付加して出力することができる。
かじめ白情報でラインメモリを満たしておくことにより
ライトアドレスカウンタのプリセット値を設定して、ラ
インメモリに画情報を入力するので、簡易な構成で、画
情報に白情報を付加して出力することができる。
第１図は本発明の一実施例のファクシミリ装置を示す概
略ブロック図、第２図は同ファクシミリ装置の動作例を
示すタイミングチャート、第３図は従来の画情報処理装
置の一例を示す概略ブロック図、第４図は同画情報処理
装置の動作例を示すタイミングチャートである。 １……入力部、３……アドレスカウンタ、９……ライン
メモリ、１０……制御部、１３……出力部。
略ブロック図、第２図は同ファクシミリ装置の動作例を
示すタイミングチャート、第３図は従来の画情報処理装
置の一例を示す概略ブロック図、第４図は同画情報処理
装置の動作例を示すタイミングチャートである。 １……入力部、３……アドレスカウンタ、９……ライン
メモリ、１０……制御部、１３……出力部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 多可広 東京都目黒区下目黒２丁目３番８号 松下 電送株式会社内 (72)発明者 成島 俊夫 東京都目黒区下目黒２丁目３番８号 松下 電送株式会社内 (72)発明者 野内 広明 東京都目黒区下目黒２丁目３番８号 松下 電送株式会社内 (72)発明者 信濃 利明 東京都目黒区下目黒２丁目３番８号 松下 電送株式会社内
Claims (1)
- 【請求項１】画情報を入力する入力部と、この入力部に
入力した画情報をアドレスに従って格納し、かつ、アド
レスを指定することによって格納した画情報を取出せる
ようにした記憶手段と、前記入力部の画情報の１ライン
当りのビット数にくらべ多いビット数であり、かつ、前
記記憶手段から取出された画情報を外部回路へ出力する
出力部とを備え、前記記憶手段が、前記入力部の画情報
の１ライン当りのビット数と前記出力部の画情報の１ラ
イン当りのビット数との差分に相当するビット数の白情
報があらかじめ記憶されるようになっていることを特徴
とする画情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283594A JPH0646766B2 (ja) | 1985-12-17 | 1985-12-17 | 画情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283594A JPH0646766B2 (ja) | 1985-12-17 | 1985-12-17 | 画情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142466A JPS62142466A (ja) | 1987-06-25 |
| JPH0646766B2 true JPH0646766B2 (ja) | 1994-06-15 |
Family
ID=17667523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283594A Expired - Lifetime JPH0646766B2 (ja) | 1985-12-17 | 1985-12-17 | 画情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646766B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183666A (ja) * | 1986-02-07 | 1987-08-12 | Canon Inc | フアクシミリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442923A (en) * | 1977-09-12 | 1979-04-05 | Ricoh Co Ltd | Buffer control system |
| JPS5961359A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | ラインバツフア制御装置 |
-
1985
- 1985-12-17 JP JP60283594A patent/JPH0646766B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62142466A (ja) | 1987-06-25 |
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