JPH064688A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH064688A JPH064688A JP4165897A JP16589792A JPH064688A JP H064688 A JPH064688 A JP H064688A JP 4165897 A JP4165897 A JP 4165897A JP 16589792 A JP16589792 A JP 16589792A JP H064688 A JPH064688 A JP H064688A
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- noise filter
- clock
- transfer gate
- circuit
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- 238000005070 sampling Methods 0.000 claims description 22
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 クロックを低速動作モードに切換えることに
より、割り込み信号を入力すべきノイズフィルタが割り
込み信号を識別しなくなっても割り込み要求信号を出力
できるようにする。 【構成】 割り込み信号SQを入力すべきノイズフィルタ
２と、ノイズフィルタ２からの割り込み要求信号SRを与
えるトランスファゲートTG4 と、ノイズフィルタ２を通
らない割り込み信号SQを与えるトランスファゲートTG1
とを備え、クロックを高速動作モードに切換えた場合は
トランスファゲートTG4 を導通させ、低速動作モードに
切換えた場合はトランスファゲートTG1 を導通させる構
成にする。
より、割り込み信号を入力すべきノイズフィルタが割り
込み信号を識別しなくなっても割り込み要求信号を出力
できるようにする。 【構成】 割り込み信号SQを入力すべきノイズフィルタ
２と、ノイズフィルタ２からの割り込み要求信号SRを与
えるトランスファゲートTG4 と、ノイズフィルタ２を通
らない割り込み信号SQを与えるトランスファゲートTG1
とを備え、クロックを高速動作モードに切換えた場合は
トランスファゲートTG4 を導通させ、低速動作モードに
切換えた場合はトランスファゲートTG1 を導通させる構
成にする。
Description
【０００１】
【産業上の利用分野】本発明は割り込み信号を入力すべ
きノイズフィルタを内蔵しているマイクロコンピュータ
に関するものである。
きノイズフィルタを内蔵しているマイクロコンピュータ
に関するものである。
【０００２】
【従来の技術】図１は従来のマイクロコンピュータに内
蔵しているノイズフィルタ制御回路のブロック図であ
る。マイクロコンピュータの外側に設けており、割り込
み信号SQが入力される割り込み信号入力端子１は、ノイ
ズフィルタ２の入力側及び切換回路３の一端子3aと接続
されている。ノイズフィルタ２の出力側は切換回路３の
他端子3bと接続されている。切換回路３は、その一端子
3a側に切換えられており、ノイズフィルタ２からの割り
込み要求信号SRは切換回路３を介して出力されるように
なっている。ノイズフィルタ２には外部から与えられる
クロックと同期しているサンプリングクロックSPが与え
られる。
蔵しているノイズフィルタ制御回路のブロック図であ
る。マイクロコンピュータの外側に設けており、割り込
み信号SQが入力される割り込み信号入力端子１は、ノイ
ズフィルタ２の入力側及び切換回路３の一端子3aと接続
されている。ノイズフィルタ２の出力側は切換回路３の
他端子3bと接続されている。切換回路３は、その一端子
3a側に切換えられており、ノイズフィルタ２からの割り
込み要求信号SRは切換回路３を介して出力されるように
なっている。ノイズフィルタ２には外部から与えられる
クロックと同期しているサンプリングクロックSPが与え
られる。
【０００３】いま、割り込み信号入力端子１に入力され
た割り込み信号SQ及びノイズがノイズフィルタ２に入力
されると、ノイズが除去されて割り込み信号SQに応じた
割り込み要求信号SRが切換回路３を介して出力される。
サンプリングクロックSPはクロックと同期しているた
め、プログラムによりストップ命令を実行したときはサ
ンプリングクロックSPが停止して、ノイズフィルタ２が
不動作になる。そのため、ストップ命令を実行したとき
は、割り込み信号入力端子１に入力された割り込み信号
SQに応じた割り込み要求信号SRをノイズフィルタ２から
出力しない。
た割り込み信号SQ及びノイズがノイズフィルタ２に入力
されると、ノイズが除去されて割り込み信号SQに応じた
割り込み要求信号SRが切換回路３を介して出力される。
サンプリングクロックSPはクロックと同期しているた
め、プログラムによりストップ命令を実行したときはサ
ンプリングクロックSPが停止して、ノイズフィルタ２が
不動作になる。そのため、ストップ命令を実行したとき
は、割り込み信号入力端子１に入力された割り込み信号
SQに応じた割り込み要求信号SRをノイズフィルタ２から
出力しない。
【０００４】図２はノイズフィルタ制御回路の各部信号
のタイミングチャートである。この図から明らかなよう
に、ノイズフィルタ２はサンプリングクロックSPの連続
した２クロックの各タイミングで割り込み信号SQがＨレ
ベル又はＬレベルであるか否かを識別して、２クロック
の各タイミングでＨレベル又はＬレベルでない場合はノ
イズと認識し、２クロックの各タイミングでＨレベル又
はＬレベルである場合は割り込み信号SQと認識する。
のタイミングチャートである。この図から明らかなよう
に、ノイズフィルタ２はサンプリングクロックSPの連続
した２クロックの各タイミングで割り込み信号SQがＨレ
ベル又はＬレベルであるか否かを識別して、２クロック
の各タイミングでＨレベル又はＬレベルでない場合はノ
イズと認識し、２クロックの各タイミングでＨレベル又
はＬレベルである場合は割り込み信号SQと認識する。
【０００５】
【発明が解決しようとする課題】従来のノイズフィルタ
制御回路は、クロックが高速動作モードから低速動作モ
ードに切換った場合、サンプリングクロックがクロック
に同期しているため、サンプリングクロックの周期が長
くなる。それにより、サンプリングクロックの連続した
２クロックの各タイミングで割り込み信号のＨレベル又
はＬレベルが得られず、割り込み信号入力端子に入力さ
れた割り込み信号をノイズと認識することになり、ノイ
ズフィルタが正常に動作せず、割り込み要求信号を出力
しない虞れがあるという問題がある。
制御回路は、クロックが高速動作モードから低速動作モ
ードに切換った場合、サンプリングクロックがクロック
に同期しているため、サンプリングクロックの周期が長
くなる。それにより、サンプリングクロックの連続した
２クロックの各タイミングで割り込み信号のＨレベル又
はＬレベルが得られず、割り込み信号入力端子に入力さ
れた割り込み信号をノイズと認識することになり、ノイ
ズフィルタが正常に動作せず、割り込み要求信号を出力
しない虞れがあるという問題がある。
【０００６】本発明は斯かる問題に鑑み、クロックが高
速動作モードから低速動作モードに切換って、サンプリ
ングクロックの周期が長くなっても割り込み要求信号を
出力するマイクロコンピュータを提供することを目的と
する。
速動作モードから低速動作モードに切換って、サンプリ
ングクロックの周期が長くなっても割り込み要求信号を
出力するマイクロコンピュータを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、ノイズフィルタからの割り込み要求信号
又はノイズフィルタを通らない割り込み信号を選択する
選択手段を備え、クロックを低速動作モードに切換えた
場合は、ノイズフィルタを通らない割り込み信号を選択
して割り込み要求信号を出力する構成にする。
ンピュータは、ノイズフィルタからの割り込み要求信号
又はノイズフィルタを通らない割り込み信号を選択する
選択手段を備え、クロックを低速動作モードに切換えた
場合は、ノイズフィルタを通らない割り込み信号を選択
して割り込み要求信号を出力する構成にする。
【０００８】
【作用】ノイズフィルタは、クロックに同期したサンプ
リングクロックにより、ノイズフィルタに入力された割
り込み信号及びノイズを識別してノイズを除去し、割り
込み要求信号を出力する。クロックが高速動作モードに
なると、選択手段がノイズフィルタからの割り込み要求
信号を選択し、低速動作モードになるとノイズフィルタ
を通らない割り込み信号を選択して割り込み要求信号を
出力する。これにより、クロックが低速動作モードに切
換って、サンプリングクロックの周期が長くなってノイ
ズフィルタが割り込み信号をノイズと認識しても、割り
込み要求信号を出力できる。
リングクロックにより、ノイズフィルタに入力された割
り込み信号及びノイズを識別してノイズを除去し、割り
込み要求信号を出力する。クロックが高速動作モードに
なると、選択手段がノイズフィルタからの割り込み要求
信号を選択し、低速動作モードになるとノイズフィルタ
を通らない割り込み信号を選択して割り込み要求信号を
出力する。これにより、クロックが低速動作モードに切
換って、サンプリングクロックの周期が長くなってノイ
ズフィルタが割り込み信号をノイズと認識しても、割り
込み要求信号を出力できる。
【０００９】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図３は本発明に係るマイクロコンピュータにお
けるノイズフィルタ制御回路の構成を示すブロック図で
ある。マイクロコンピュータの外側に設けており、割り
込み信号SQが入力される割り込み信号入力端子１はシフ
トレジスタ２a の入力側及びＰチャネルトランジスタと
Ｎチャネルトランジスタとの並列回路からなるトランス
ファゲートTG1 の入力側と接続されている。シフトレジ
スタ２a の出力側は、シフトレジスタ２b の入力側、NA
ND回路ND1 の一側入力端子及びNOR 回路NR1 の一側入力
端子と接続されている。シフトレジスタ２b の出力側は
NAND回路ND1 の他側入力端子及びNOR 回路NR1 の他側入
力端子と接続されている。NAND回路ND1 の出力端子はNA
ND回路ND2 の一側入力端子と接続されている。NOR 回路
NR1の出力端子はインバータIV1 を介してNAND回路ND3
の一側入力端子と接続されている。NAND回路ND2 の出力
端子はNAND回路ND3 の他側入力端子と接続され、NAND回
路ND3 の出力端子はNAND回路ND2 の他側入力端子と接続
されている。
述する。図３は本発明に係るマイクロコンピュータにお
けるノイズフィルタ制御回路の構成を示すブロック図で
ある。マイクロコンピュータの外側に設けており、割り
込み信号SQが入力される割り込み信号入力端子１はシフ
トレジスタ２a の入力側及びＰチャネルトランジスタと
Ｎチャネルトランジスタとの並列回路からなるトランス
ファゲートTG1 の入力側と接続されている。シフトレジ
スタ２a の出力側は、シフトレジスタ２b の入力側、NA
ND回路ND1 の一側入力端子及びNOR 回路NR1 の一側入力
端子と接続されている。シフトレジスタ２b の出力側は
NAND回路ND1 の他側入力端子及びNOR 回路NR1 の他側入
力端子と接続されている。NAND回路ND1 の出力端子はNA
ND回路ND2 の一側入力端子と接続されている。NOR 回路
NR1の出力端子はインバータIV1 を介してNAND回路ND3
の一側入力端子と接続されている。NAND回路ND2 の出力
端子はNAND回路ND3 の他側入力端子と接続され、NAND回
路ND3 の出力端子はNAND回路ND2 の他側入力端子と接続
されている。
【００１０】またNAND回路ND2 の出力端子はシフトレジ
スタ４の入力端子と接続され、ＮＡＮＤ回路ＮＤ３ の
出力端子はＮチャネルトランジスタとＰチャネルトラン
ジスタとの並列回路からなるトランスファゲートTG2 の
入力側と接続されている。シフトレジスタ４の出力端子
ＱはNAND回路ND4 の一側入力端子と、反転出力端子＃Ｑ
はNAND回路ND5 の一側入力端子と接続されている。NAND
回路ND4 , ND5 の出力端子はNAND回路ND6 の一側入力端
子と、NAND回路ND5 の出力端子はNAND回路ND6 の他側入
力端子と接続されている。NAND回路ND6 の出力端子はイ
ンバータIV2 を介して、ＮチャネルトランジスタとＰチ
ャネルトランジスタとの並列回路からなるトランスファ
ゲートTG3 の入力側と接続されている。トランスファゲ
ートTG2 ，TG3 の各出力側は共通接続され、Ｎチャネル
トランジスタとＰチャネルトランジスタとの並列回路か
らなるトランスファゲートTG4 の入力側と接続されてい
る。トランスファゲートTG3 におけるＮチャネルトラン
ジスタのゲートは、インバータIV3を介してトランスフ
ァゲートTG3 におけるＰチャネルトランジスタのゲート
及びトランスファゲートTG2 におけるＮチャネルトラン
ジスタのゲートと接続されており、また直接にトランス
ファゲートTG2 におけるＰチャネルトランジスタのゲー
トと接続されている。
スタ４の入力端子と接続され、ＮＡＮＤ回路ＮＤ３ の
出力端子はＮチャネルトランジスタとＰチャネルトラン
ジスタとの並列回路からなるトランスファゲートTG2 の
入力側と接続されている。シフトレジスタ４の出力端子
ＱはNAND回路ND4 の一側入力端子と、反転出力端子＃Ｑ
はNAND回路ND5 の一側入力端子と接続されている。NAND
回路ND4 , ND5 の出力端子はNAND回路ND6 の一側入力端
子と、NAND回路ND5 の出力端子はNAND回路ND6 の他側入
力端子と接続されている。NAND回路ND6 の出力端子はイ
ンバータIV2 を介して、ＮチャネルトランジスタとＰチ
ャネルトランジスタとの並列回路からなるトランスファ
ゲートTG3 の入力側と接続されている。トランスファゲ
ートTG2 ，TG3 の各出力側は共通接続され、Ｎチャネル
トランジスタとＰチャネルトランジスタとの並列回路か
らなるトランスファゲートTG4 の入力側と接続されてい
る。トランスファゲートTG3 におけるＮチャネルトラン
ジスタのゲートは、インバータIV3を介してトランスフ
ァゲートTG3 におけるＰチャネルトランジスタのゲート
及びトランスファゲートTG2 におけるＮチャネルトラン
ジスタのゲートと接続されており、また直接にトランス
ファゲートTG2 におけるＰチャネルトランジスタのゲー
トと接続されている。
【００１１】トランスファゲートTG3 におけるＮチャネ
ルトランジスタのゲート、トランスファゲートTG2 にお
けるＰチャネルトランジスタのゲート及びインバータIV
3 の入力側には、後述する図示していない割り込み間隔
判定制御レジスタの４ビット目のデータDT4 が与えられ
る。トランスファゲートTG4 , TG2 の各出力側は共通接
続され、インバータIV4 を介してNOR 回路NR2 の一側入
力端子と接続されている。トランスファゲートTG4 にお
けるＰチャネルトランジスタ及びトランスファゲートTG
1 におけるＮチャネルトランジスタの各ゲートは共通接
続され、インバータIV5 を介してトランスファゲートTG
4 におけるＮチャネルトランジスタ及びトランスファゲ
ートTG1 におけるＰチャネルトランジスタの各ゲートと
接続されている。インバータIV5 の入力側にはクロック
を低速動作モード又は高速動作モードに切換えるデータ
を与える、後述する図示していないCPU モードレジスタ
の７ビット目のデータDT7 が与えられる。シフトレジス
タ２a ，２b 及び４には、クロックと同期しているサン
プリングクロックSPが与えられる。NOR 回路NR2 からは
割り込み要求信号SRを出力するようになっている。
ルトランジスタのゲート、トランスファゲートTG2 にお
けるＰチャネルトランジスタのゲート及びインバータIV
3 の入力側には、後述する図示していない割り込み間隔
判定制御レジスタの４ビット目のデータDT4 が与えられ
る。トランスファゲートTG4 , TG2 の各出力側は共通接
続され、インバータIV4 を介してNOR 回路NR2 の一側入
力端子と接続されている。トランスファゲートTG4 にお
けるＰチャネルトランジスタ及びトランスファゲートTG
1 におけるＮチャネルトランジスタの各ゲートは共通接
続され、インバータIV5 を介してトランスファゲートTG
4 におけるＮチャネルトランジスタ及びトランスファゲ
ートTG1 におけるＰチャネルトランジスタの各ゲートと
接続されている。インバータIV5 の入力側にはクロック
を低速動作モード又は高速動作モードに切換えるデータ
を与える、後述する図示していないCPU モードレジスタ
の７ビット目のデータDT7 が与えられる。シフトレジス
タ２a ，２b 及び４には、クロックと同期しているサン
プリングクロックSPが与えられる。NOR 回路NR2 からは
割り込み要求信号SRを出力するようになっている。
【００１２】次にこのマイクロコンピュータの動作を説
明する。割り込み信号入力端子１に割り込み信号SQが入
力されると、２つのシフトレジスタ２a ，２b からなる
ノイズフィルタ２は、サンプリングクロックSPが連続し
ている２クロックの各タイミングで、割り込み信号SQが
Ｈレベル又はＬレベルであれば割り込み信号SQと認識
し、それ以外の場合はノイズと認識する。そしてノイズ
フィルタ２を通った割り込み信号SQはNAND回路ND1 , ND
2 …等からなる論理回路部を介してトランスファゲート
TG2 及びトランスファゲートTG3 に与えられる。いま、
図示していない割り込み間隔判定制御レジスタの４ビッ
ト目を「１」にセットすると、そのデータDT4 により、
トランスファゲートTG3 が導通に、トランスファゲート
TG2 が不導通になり、割り込み信号SQの立上り及び立下
りの両エッジで割り込み要求信号SRが得られて、この割
り込み要求信号SRがトランスファゲートTG4 に与えられ
る。
明する。割り込み信号入力端子１に割り込み信号SQが入
力されると、２つのシフトレジスタ２a ，２b からなる
ノイズフィルタ２は、サンプリングクロックSPが連続し
ている２クロックの各タイミングで、割り込み信号SQが
Ｈレベル又はＬレベルであれば割り込み信号SQと認識
し、それ以外の場合はノイズと認識する。そしてノイズ
フィルタ２を通った割り込み信号SQはNAND回路ND1 , ND
2 …等からなる論理回路部を介してトランスファゲート
TG2 及びトランスファゲートTG3 に与えられる。いま、
図示していない割り込み間隔判定制御レジスタの４ビッ
ト目を「１」にセットすると、そのデータDT4 により、
トランスファゲートTG3 が導通に、トランスファゲート
TG2 が不導通になり、割り込み信号SQの立上り及び立下
りの両エッジで割り込み要求信号SRが得られて、この割
り込み要求信号SRがトランスファゲートTG4 に与えられ
る。
【００１３】一方、割り込み間隔判定制御レジスタの４
ビット目を「０」にセットすると、そのデータDT4 によ
りトランスファゲートTG2 が導通に、トランスファゲー
トTG3 が不導通になり割り込み信号SQの立上り又は立下
りのいずれかのエッジで割り込み要求信号SRが得られ
て、この割り込み要求信号SRがトランスファゲートTG4
に与えられる。ここで、後述する図示していないCPU モ
ードレジスタの７ビット目を「０」にセットするとクロ
ックが高速動作モードとなり、そのデータDT7 によりト
ランスファゲートTG4 が導通に、トランスファゲートTG
1 が不導通になる。そしてトランスファゲートTG2 又は
TG3 から与えられた割り込み要求信号SRをトランスファ
ゲートTG4 からNOR 回路NR2 を介して出力する。
ビット目を「０」にセットすると、そのデータDT4 によ
りトランスファゲートTG2 が導通に、トランスファゲー
トTG3 が不導通になり割り込み信号SQの立上り又は立下
りのいずれかのエッジで割り込み要求信号SRが得られ
て、この割り込み要求信号SRがトランスファゲートTG4
に与えられる。ここで、後述する図示していないCPU モ
ードレジスタの７ビット目を「０」にセットするとクロ
ックが高速動作モードとなり、そのデータDT7 によりト
ランスファゲートTG4 が導通に、トランスファゲートTG
1 が不導通になる。そしてトランスファゲートTG2 又は
TG3 から与えられた割り込み要求信号SRをトランスファ
ゲートTG4 からNOR 回路NR2 を介して出力する。
【００１４】次にCPU モードレジスタの７ビット目を
「１」にセットすると、クロックが低速動作モードとな
り、そのデータDT7 によりトランスファゲートTG1 が導
通に、トランスファゲートTG4 が不導通になる。そして
割り込み信号入力端子１に与えられた割り込み信号SQを
ノイズフィルタ２を通らずに割り込み要求信号SRとして
トランスファゲートTG1 からNOR 回路NR2 を介して出力
する。
「１」にセットすると、クロックが低速動作モードとな
り、そのデータDT7 によりトランスファゲートTG1 が導
通に、トランスファゲートTG4 が不導通になる。そして
割り込み信号入力端子１に与えられた割り込み信号SQを
ノイズフィルタ２を通らずに割り込み要求信号SRとして
トランスファゲートTG1 からNOR 回路NR2 を介して出力
する。
【００１５】このようにして、CPU モードレジスタの７
ビット目が「０」から「１」に変わったとき、つまり、
クロックが高速動作モードから低速動作モードに切換わ
ったときは、割り込み信号入力端子１に入力された割り
込み信号SQは、ノイズフィルタ２を通らずに、割り込み
要求信号SRとして出力できる。即ち、クロックが低速動
作モードになった場合は、クロックと同期しているサン
プリングクロックSPの周期が長くなって、ノイズフィル
タ２に入力した割り込み信号SQを、ノイズフィルタ２が
割り込み信号SQと認識しなくなっても、ノイズフィルタ
２を通らない割り込み信号SQにより割り込み要求信号SR
が出力されて、クロックが低速動作モードに切換っても
割り込み要求が出来なくなる虞れはない。
ビット目が「０」から「１」に変わったとき、つまり、
クロックが高速動作モードから低速動作モードに切換わ
ったときは、割り込み信号入力端子１に入力された割り
込み信号SQは、ノイズフィルタ２を通らずに、割り込み
要求信号SRとして出力できる。即ち、クロックが低速動
作モードになった場合は、クロックと同期しているサン
プリングクロックSPの周期が長くなって、ノイズフィル
タ２に入力した割り込み信号SQを、ノイズフィルタ２が
割り込み信号SQと認識しなくなっても、ノイズフィルタ
２を通らない割り込み信号SQにより割り込み要求信号SR
が出力されて、クロックが低速動作モードに切換っても
割り込み要求が出来なくなる虞れはない。
【００１６】図４はマイクロコンピュータ内のノイズフ
ィルタ制御回路の全体の模式的構成を示すブロック図で
ある。マイクロコンピュータMCの外側には割り込み信号
入力端子１、高速動作クロック入力端子10及び低速動作
クロック入力端子20を設けている。高速動作クロック入
力端子10及び低速動作クロック入力端子20に入力された
高速動作クロック及び低速動作クロックはクロック切換
回路CLC へ与えられる。クロック切換回路CLC にはCPU
モードレジスタCMの７ビット目CM7 のデータが与えられ
る。クロック切換回路CLC から出力されるクロックは分
周回路Ｆに入力され、分周回路Ｆで分周されたサンプリ
ングクロックSPはノイズフィルタ２へ与えられる。
ィルタ制御回路の全体の模式的構成を示すブロック図で
ある。マイクロコンピュータMCの外側には割り込み信号
入力端子１、高速動作クロック入力端子10及び低速動作
クロック入力端子20を設けている。高速動作クロック入
力端子10及び低速動作クロック入力端子20に入力された
高速動作クロック及び低速動作クロックはクロック切換
回路CLC へ与えられる。クロック切換回路CLC にはCPU
モードレジスタCMの７ビット目CM7 のデータが与えられ
る。クロック切換回路CLC から出力されるクロックは分
周回路Ｆに入力され、分周回路Ｆで分周されたサンプリ
ングクロックSPはノイズフィルタ２へ与えられる。
【００１７】割り込み信号入力端子１に入力された割り
込み信号SQはノイズフィルタ２へ入力される。ノイズフ
ィルタ２には割り込み間隔判定制御レジスタRMC の４ビ
ット目RMC4のデータが与えられる。そしてノイズフィル
タ２からは割り込み要求信号SRが出力される。
込み信号SQはノイズフィルタ２へ入力される。ノイズフ
ィルタ２には割り込み間隔判定制御レジスタRMC の４ビ
ット目RMC4のデータが与えられる。そしてノイズフィル
タ２からは割り込み要求信号SRが出力される。
【００１８】このノイズフィルタ制御回路は、CPU モー
ドレジスタCMの７ビット目CM7 を「１」にセットする
と、クロック切換回路CLC が高速動作クロック入力端子
1 のクロックを選択するように切換わり、７ビット目CM
7 を「０」にセットすると、低速動作クロック入力端子
20のクロックを選択するように切換わりる。そして選択
されたクロックが分周回路Ｆで分周されてサンプリング
クロックSPとなりノイズフィルタ２に与えられる。
ドレジスタCMの７ビット目CM7 を「１」にセットする
と、クロック切換回路CLC が高速動作クロック入力端子
1 のクロックを選択するように切換わり、７ビット目CM
7 を「０」にセットすると、低速動作クロック入力端子
20のクロックを選択するように切換わりる。そして選択
されたクロックが分周回路Ｆで分周されてサンプリング
クロックSPとなりノイズフィルタ２に与えられる。
【００１９】一方、割り込み信号入力端子１に入力され
た割り込み信号SQは、ノイズフィルタ２を通り、割り込
み間隔判定制御レジスタRMC の４ビット目RMC4が「１」
にセットされていると、割り込み信号SQの立上り及び立
下りの各エッジで割り込み要求信号SRを発生させる。ま
た割り込み間隔判定制御レジスタRMC の４ビット目RMC4
が「０」にセットされていると、割り込み信号SQの立上
り、又は立下りのいずれかのエッジで割り込み要求信号
SRを発生させることになる。そして, CPU モードレジス
タCMの７ビット目CM7 が「０」にセットされている場合
は、ノイズフィルタ２から割り込み要求信号SRを出力
し、「１」にセットされている場合は破線で示すように
ノイズフィルタ２を通らずに、割り込み信号SQを割り込
み要求信号SRとして出力する。
た割り込み信号SQは、ノイズフィルタ２を通り、割り込
み間隔判定制御レジスタRMC の４ビット目RMC4が「１」
にセットされていると、割り込み信号SQの立上り及び立
下りの各エッジで割り込み要求信号SRを発生させる。ま
た割り込み間隔判定制御レジスタRMC の４ビット目RMC4
が「０」にセットされていると、割り込み信号SQの立上
り、又は立下りのいずれかのエッジで割り込み要求信号
SRを発生させることになる。そして, CPU モードレジス
タCMの７ビット目CM7 が「０」にセットされている場合
は、ノイズフィルタ２から割り込み要求信号SRを出力
し、「１」にセットされている場合は破線で示すように
ノイズフィルタ２を通らずに、割り込み信号SQを割り込
み要求信号SRとして出力する。
【００２０】
【発明の効果】以上詳述したように本発明は、ノイズフ
ィルタからの割り込み要求信号又はノイズフィルタを通
らない割り込み信号を選択する選択手段を設け、クロッ
クを低速動作モードに切換えた場合は、選択手段がノイ
ズフィルタを通らない割り込み信号を選択して割り込み
要求信号として出力するようにしたから、クロックが低
速動作モードになってサンプリングクロックの周期が長
くなり、ノイズフィルタが割り込み信号を認識しなくな
っても、割り込み要求信号を出力することができる。し
たがって本発明によれば、クロックを高速動作モード及
び低速動作モードのいずれに切換えても割り込み要求信
号を出力するマイクロコンピュータを提供できる優れた
効果を奏する。
ィルタからの割り込み要求信号又はノイズフィルタを通
らない割り込み信号を選択する選択手段を設け、クロッ
クを低速動作モードに切換えた場合は、選択手段がノイ
ズフィルタを通らない割り込み信号を選択して割り込み
要求信号として出力するようにしたから、クロックが低
速動作モードになってサンプリングクロックの周期が長
くなり、ノイズフィルタが割り込み信号を認識しなくな
っても、割り込み要求信号を出力することができる。し
たがって本発明によれば、クロックを高速動作モード及
び低速動作モードのいずれに切換えても割り込み要求信
号を出力するマイクロコンピュータを提供できる優れた
効果を奏する。
【図１】従来のマイクロコンピュータにおけるノイズフ
ィルタ制御回路のブロック図である。
ィルタ制御回路のブロック図である。
【図２】ノイズフィルタ制御回路の各部信号のタイミン
グチャートである。
グチャートである。
【図３】本発明に係るマイクロコンピュータにおけるノ
イズフィルタ制御回路の構成を示すブロック図である。
イズフィルタ制御回路の構成を示すブロック図である。
【図４】マイクロコンピュータ内のノイズフィルタ制御
回路の全体の構成を示すブロック図である。
回路の全体の構成を示すブロック図である。
１ 割り込み信号入力端子 ２ ノイズフィルタ ２a ，２b シフトレジスタ TG1 ，TG2 ，TG3 ，TG4 トランスファゲート Ｆ 分周回路 CM CPU モードレジスタ RMC 割り込み間隔判定制御レジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】従来のノイズフィルタ
制御回路は、クロックが高速動作モードから低速動作モ
ードに切換った場合、サンプリングクロックがクロック
に同期しているため、サンプリングクロックの周期が長
くなる。それにより、サンプリングクロックの連続した
２クロックの各タイミングで割り込み信号のＨレベル又
はＬレベルが得られず、割り込み信号入力端子に入力さ
れた割り込み信号をノイズと認識することがあり、ノイ
ズフィルタが正常に動作せず、割り込み要求信号を出力
しない虞れがあるという問題がある。
制御回路は、クロックが高速動作モードから低速動作モ
ードに切換った場合、サンプリングクロックがクロック
に同期しているため、サンプリングクロックの周期が長
くなる。それにより、サンプリングクロックの連続した
２クロックの各タイミングで割り込み信号のＨレベル又
はＬレベルが得られず、割り込み信号入力端子に入力さ
れた割り込み信号をノイズと認識することがあり、ノイ
ズフィルタが正常に動作せず、割り込み要求信号を出力
しない虞れがあるという問題がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図３は本発明に係るマイクロコンピュータにお
けるノイズフィルタ制御回路の構成を示すブロック図で
ある。マイクロコンピュータの外側に設けており、割り
込み信号SQが入力される割り込み信号入力端子１はシフ
トレジスタ４a の入力側及びＰチャネルトランジスタと
Ｎチャネルトランジスタとの並列回路からなるトランス
ファゲートTG1 の入力側と接続されている。シフトレジ
スタ４a の出力側は、シフトレジスタ４b の入力側、NA
ND回路ND1 の一側入力端子及びNOR 回路NR1 の一側入力
端子と接続されている。シフトレジスタ４b の出力側は
NAND回路ND1 の他側入力端子及びNOR 回路NR1 の他側入
力端子と接続されている。NAND回路ND1 の出力端子はNA
ND回路ND2 の一側入力端子と接続されている。NOR 回路
NR1の出力端子はインバータIV1 を介してNAND回路ND3
の一側入力端子と接続されている。NAND回路ND2 の出力
端子はNAND回路ND3 の他側入力端子と接続され、NAND回
路ND3 の出力端子はNAND回路ND2 の他側入力端子と接続
されている。
述する。図３は本発明に係るマイクロコンピュータにお
けるノイズフィルタ制御回路の構成を示すブロック図で
ある。マイクロコンピュータの外側に設けており、割り
込み信号SQが入力される割り込み信号入力端子１はシフ
トレジスタ４a の入力側及びＰチャネルトランジスタと
Ｎチャネルトランジスタとの並列回路からなるトランス
ファゲートTG1 の入力側と接続されている。シフトレジ
スタ４a の出力側は、シフトレジスタ４b の入力側、NA
ND回路ND1 の一側入力端子及びNOR 回路NR1 の一側入力
端子と接続されている。シフトレジスタ４b の出力側は
NAND回路ND1 の他側入力端子及びNOR 回路NR1 の他側入
力端子と接続されている。NAND回路ND1 の出力端子はNA
ND回路ND2 の一側入力端子と接続されている。NOR 回路
NR1の出力端子はインバータIV1 を介してNAND回路ND3
の一側入力端子と接続されている。NAND回路ND2 の出力
端子はNAND回路ND3 の他側入力端子と接続され、NAND回
路ND3 の出力端子はNAND回路ND2 の他側入力端子と接続
されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】またNAND回路ND2 の出力端子はシフトレジ
スタ４c の入力端子と接続され、NAND回路ND3 の出力端
子はＮチャネルトランジスタとＰチャネルトランジスタ
との並列回路からなるトランスファゲートTG2 の入力側
と接続されている。シフトレジスタ４c の出力端子Ｑは
NAND回路ND4 の一側入力端子と、反転出力端子＃ＱはNA
ND回路ND5 の一側入力端子と接続されている。NAND回路
ND4 , ND5 の出力端子はNAND回路ND6 の一側入力端子
と、NAND回路ND5 の出力端子はNAND回路ND6 の他側入力
端子と接続されている。NAND回路ND6 の出力端子はイン
バータIV2 を介して、ＮチャネルトランジスタとＰチャ
ネルトランジスタとの並列回路からなるトランスファゲ
ートTG3 の入力側と接続されている。トランスファゲー
トTG2 ，TG3 の各出力側は共通接続され、Ｎチャネルト
ランジスタとＰチャネルトランジスタとの並列回路から
なるトランスファゲートTG4 の入力側と接続されてい
る。トランスファゲートTG3 におけるＮチャネルトラン
ジスタのゲートは、インバータIV3 を介してトランスフ
ァゲートTG3 におけるＰチャネルトランジスタのゲート
及びトランスファゲートTG2 におけるＮチャネルトラン
ジスタのゲートと接続されており、また直接にトランス
ファゲートTG2 におけるＰチャネルトランジスタのゲー
トと接続されている。
スタ４c の入力端子と接続され、NAND回路ND3 の出力端
子はＮチャネルトランジスタとＰチャネルトランジスタ
との並列回路からなるトランスファゲートTG2 の入力側
と接続されている。シフトレジスタ４c の出力端子Ｑは
NAND回路ND4 の一側入力端子と、反転出力端子＃ＱはNA
ND回路ND5 の一側入力端子と接続されている。NAND回路
ND4 , ND5 の出力端子はNAND回路ND6 の一側入力端子
と、NAND回路ND5 の出力端子はNAND回路ND6 の他側入力
端子と接続されている。NAND回路ND6 の出力端子はイン
バータIV2 を介して、ＮチャネルトランジスタとＰチャ
ネルトランジスタとの並列回路からなるトランスファゲ
ートTG3 の入力側と接続されている。トランスファゲー
トTG2 ，TG3 の各出力側は共通接続され、Ｎチャネルト
ランジスタとＰチャネルトランジスタとの並列回路から
なるトランスファゲートTG4 の入力側と接続されてい
る。トランスファゲートTG3 におけるＮチャネルトラン
ジスタのゲートは、インバータIV3 を介してトランスフ
ァゲートTG3 におけるＰチャネルトランジスタのゲート
及びトランスファゲートTG2 におけるＮチャネルトラン
ジスタのゲートと接続されており、また直接にトランス
ファゲートTG2 におけるＰチャネルトランジスタのゲー
トと接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】トランスファゲートTG3 におけるＮチャネ
ルトランジスタのゲート、トランスファゲートTG2 にお
けるＰチャネルトランジスタのゲート及びインバータIV
3 の入力側には、後述する図示していない割り込み間隔
判定制御レジスタの４ビット目のデータDT4 が与えられ
る。トランスファゲートTG4 , TG2 の各出力側は共通接
続され、インバータIV4 を介してNOR 回路NR2 の一側入
力端子と接続されている。トランスファゲートTG4 にお
けるＰチャネルトランジスタ及びトランスファゲートTG
1 におけるＮチャネルトランジスタの各ゲートは共通接
続され、インバータIV5 を介してトランスファゲートTG
4 におけるＮチャネルトランジスタ及びトランスファゲ
ートTG1 におけるＰチャネルトランジスタの各ゲートと
接続されている。インバータIV5 の入力側にはクロック
を低速動作モード又は高速動作モードに切換えるデータ
を与える、後述する図示していないCPU モードレジスタ
の７ビット目のデータDT7 が与えられる。シフトレジス
タ４a ，４b 及び４c には、クロックと同期しているサ
ンプリングクロックSPが与えられる。NOR 回路NR2から
は割り込み要求信号SRを出力するようになっている。
ルトランジスタのゲート、トランスファゲートTG2 にお
けるＰチャネルトランジスタのゲート及びインバータIV
3 の入力側には、後述する図示していない割り込み間隔
判定制御レジスタの４ビット目のデータDT4 が与えられ
る。トランスファゲートTG4 , TG2 の各出力側は共通接
続され、インバータIV4 を介してNOR 回路NR2 の一側入
力端子と接続されている。トランスファゲートTG4 にお
けるＰチャネルトランジスタ及びトランスファゲートTG
1 におけるＮチャネルトランジスタの各ゲートは共通接
続され、インバータIV5 を介してトランスファゲートTG
4 におけるＮチャネルトランジスタ及びトランスファゲ
ートTG1 におけるＰチャネルトランジスタの各ゲートと
接続されている。インバータIV5 の入力側にはクロック
を低速動作モード又は高速動作モードに切換えるデータ
を与える、後述する図示していないCPU モードレジスタ
の７ビット目のデータDT7 が与えられる。シフトレジス
タ４a ，４b 及び４c には、クロックと同期しているサ
ンプリングクロックSPが与えられる。NOR 回路NR2から
は割り込み要求信号SRを出力するようになっている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】次にこのマイクロコンピュータの動作を説
明する。割り込み信号入力端子１に割り込み信号SQが入
力されると、シフトレジスタ４ a ，４b ，４c ，トラン
スファゲートTG2 , TG3 ，NAND回路ND1 , ND2 …等から
なるノイズフィルタ２は、サンプリングクロックSPが連
続している２クロックの各タイミングで、割り込み信号
SQがＨレベル又はＬレベルであれば割り込み信号SQと認
識し、それ以外の場合はノイズと認識する。いま、図示
していない割り込み間隔判定制御レジスタの４ビット目
を「１」にセットすると、そのデータDT4により、トラ
ンスファゲートTG3 が導通に、トランスファゲートTG2
が不導通になり、割り込み信号SQの立上り及び立下りの
両エッジで割り込み要求信号SRが得られて、この割り込
み要求信号SRがトランスファゲートTG4 に与えられる。
明する。割り込み信号入力端子１に割り込み信号SQが入
力されると、シフトレジスタ４ a ，４b ，４c ，トラン
スファゲートTG2 , TG3 ，NAND回路ND1 , ND2 …等から
なるノイズフィルタ２は、サンプリングクロックSPが連
続している２クロックの各タイミングで、割り込み信号
SQがＨレベル又はＬレベルであれば割り込み信号SQと認
識し、それ以外の場合はノイズと認識する。いま、図示
していない割り込み間隔判定制御レジスタの４ビット目
を「１」にセットすると、そのデータDT4により、トラ
ンスファゲートTG3 が導通に、トランスファゲートTG2
が不導通になり、割り込み信号SQの立上り及び立下りの
両エッジで割り込み要求信号SRが得られて、この割り込
み要求信号SRがトランスファゲートTG4 に与えられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 割り込み信号入力端子 ２ ノイズフィルタ４a ，４b ，４c シフトレジスタ TG1 ，TG2 ，TG3 ，TG4 トランスファゲート Ｆ 分周回路 CM CPU モードレジスタ RMC 割り込み間隔判定制御レジスタ
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (1)
- 【請求項１】 入力された割り込み信号及びノイズを、
クロックに同期しているサンプリングクロックにより識
別してノイズを除去するノイズフィルタを内蔵し、前記
クロックを低速動作モード又は高速動作モードのいずれ
にも切換え得るマイクロコンピュータにおいて、前記ク
ロックを低速動作モード又は高速動作モードに切換える
データにより、前記ノイズフィルタからの割り込み要求
信号又はノイズフィルタを通らない割り込み信号を選択
する選択手段を備え、クロックを低速動作モードにした
場合は、前記選択手段がノイズフィルタを通らない割り
込み信号を選択すべく構成してあることを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165897A JPH064688A (ja) | 1992-06-24 | 1992-06-24 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165897A JPH064688A (ja) | 1992-06-24 | 1992-06-24 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064688A true JPH064688A (ja) | 1994-01-14 |
Family
ID=15821061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165897A Pending JPH064688A (ja) | 1992-06-24 | 1992-06-24 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766506A (en) * | 1996-09-12 | 1998-06-16 | The Dow Chemical Company | Hard water compatible phosphate-containing heat transfer fluids |
-
1992
- 1992-06-24 JP JP4165897A patent/JPH064688A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766506A (en) * | 1996-09-12 | 1998-06-16 | The Dow Chemical Company | Hard water compatible phosphate-containing heat transfer fluids |
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