JPH0648036U - 同期クロック通信網 - Google Patents
同期クロック通信網Info
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- JPH0648036U JPH0648036U JP6642492U JP6642492U JPH0648036U JP H0648036 U JPH0648036 U JP H0648036U JP 6642492 U JP6642492 U JP 6642492U JP 6642492 U JP6642492 U JP 6642492U JP H0648036 U JPH0648036 U JP H0648036U
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- JP
- Japan
- Prior art keywords
- cpu
- synchronous clock
- data
- communication line
- transmission
- Prior art date
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- Pending
Links
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Landscapes
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 本考案は、同期クロックを送出するための通
信線を含めても、2本の通信線で送受信が可能で、スタ
ートマークを同期クロックに組み込むことで転送データ
にスタートマークを付ける必要がなくなり、スタートマ
ークと同一のデータでも転送できることを目的とする。 【構成】 本考案の同期クロック通信網は、同期クロッ
クを発生させるCPU1、およびCPU1より発生させ
られた同期クロックを受信するCPU2、同期クロック
を伝搬する通信線3、CPU1とCPU2間の通信デー
タを伝搬する通信線4から構成され、CPU1から発生
される同期クロック波形を"H" に3クロック以上固定す
ることにより、CPU1からCPU2への送信データの
スタートマークとし、同様に"L" に3クロック以上固定
することIより、CPU2からCPU1への送信データ
のスタートマークとし、前記CPU1、CPU2間の送
受信をわずか2本の通信線で可能にしたことを特徴とす
るものである。
信線を含めても、2本の通信線で送受信が可能で、スタ
ートマークを同期クロックに組み込むことで転送データ
にスタートマークを付ける必要がなくなり、スタートマ
ークと同一のデータでも転送できることを目的とする。 【構成】 本考案の同期クロック通信網は、同期クロッ
クを発生させるCPU1、およびCPU1より発生させ
られた同期クロックを受信するCPU2、同期クロック
を伝搬する通信線3、CPU1とCPU2間の通信デー
タを伝搬する通信線4から構成され、CPU1から発生
される同期クロック波形を"H" に3クロック以上固定す
ることにより、CPU1からCPU2への送信データの
スタートマークとし、同様に"L" に3クロック以上固定
することIより、CPU2からCPU1への送信データ
のスタートマークとし、前記CPU1、CPU2間の送
受信をわずか2本の通信線で可能にしたことを特徴とす
るものである。
Description
【0001】
この考案は、同期クロックを利用した同期クロック通信網に関するものである 。
【0002】
従来、この種の同期クロック通信において、CPU間の送受信を可能にするた めには、同期クロックを伝搬する通信線7と、CPU1からCPU2に送信する 通信線8と、CPU2からCPU1に送信する通信線9の合計3本の通信線で構 成されている。 そして、CPU1からCPU2にデータを送信するときには、CPU1からCP U2に同期クロックを通信線7に送出し、その同期クロックに合わせて通信線9 に送信データを出力していた。同様にCPU2からCPU1にデータを送信する ときにはCPU2からCPU1に同期クロックを通信線7に送出し、その同期ク ロックに合わせて通信線8に送信データを送出していた。
【0003】 このときお互いに相手からのデータの句切りは、伝搬されてくるデータを受信 するごとにスタートマークであるかを判別し、もしそうであればデータの始まり として認識するようにしていた。
【0004】
しかしながらこのような従来の方法では、CPU1とCPU2間で送受信する ために3本の通信線が必要であり、また送信データの先頭にはスタートマークが 必要であった。さらにはスタートマークと同一のデータは、混同するためそのま までは送信できないという制約があった。
【0005】 この考案は、上記のような問題点を解決するためになされたもので、同期クロ ックを送出するための通信線を含めても、2本の通信線で送受信が可能で、スタ ートマークを同期クロックに組み込むことで転送データにスタートマークを付け る必要がなくなり、スタートマークと同一のデータでも転送できることを目的と する。
【0006】
この考案に係る同期クロック通信網は、CPU1から発生される同期信号波形 を"H" に3クロック以上固定することにより、CPU1からCPU2への送信デ ータのスタートマークとし、同様に"L" に3クロック以上固定することにより、 CPU2からCPU1への送信データのスタートマークとすることで問題解決の 手段とするものである。
【0007】
以下、考案の実施例を図面にもとずいて説明する。 図1は、本考案の構成図であり、CPU1からCPU2に対して同期クロックが 通信線1上を伝搬される。また、通信線2上においては、CPU1からCPU2 またはその逆方向に通信データが同期クロックに同期して伝搬される。
【0008】 図2においては送受信の例として、CPU1からCPU2に対して12Hを送 信して、CPU2からCPU1に対して34Hを送信するときの波形を示す。 期間3は、クロック波形が"L" 期間継続部であり、CPU1からCPU2への送 信を開始する時のスタートマークを示しており、期間4はクロック波形が"H" 期 間継続部であり、CPU2からCPU1への送信を開始する時のスタートマーク を示している。
【0009】 期間5は、CPU1からCPU2へデータを送信している期間で、CPU1は 同期クロックを"L" →"H" に変化させて通信線1上に出力するごとに、転送する データを1ビットずつ下位より通信線2上に出力する。これを8回繰り返すこと で8ビットのデータを送信することができる。 一方、CPU2側はクロックのたち下がりを検出したところで通信線2上にある データを受信データとして取り込む。 次に期間6は、CPU2からCPU1に対する送信であるが、CPU2は受信 したクロックが"H" →"L" に変化するたびに送信データを通信線2上に出力する 。CPU1側では同期クロックを"L" →"H" に変化させるたびに通信線2上のデ ータを受信データとして取り込む。
【0010】
このように構成された同期クロック通信網は、図2の期間3をCPU1からC PU2への送信データのスタートマークとしているため、CPU1からデータを 送信しようとするときには、同期クロックを3クロック分だけ"L" を通信線1上 に出力するだけでよく、その後は、期間5に示すように通信線1上の同期クロッ クの立ち上がり変化ごとに転送データを下位ビットから通信線2上に出力するだ けでよいので、転送データの中にCPU1からCPU2への送信データにスター トマークをいれる必要がなくなる。
【0011】 またスタートマークは従来だと、例えばスタートマークは02Hに固定してい る場合が多いが、この02Hを送信データとして通信線2上に出力すると、スタ ートマークと混同するために、何らかの方法で別のデータに変換するか、余分な 制御データを追加して送信する必要があったが、このようにスタートマークの検 出を同期クロックで行うことにより、スタートマークの検出を転送データを分析 して検出する必要がないため、00HからFFHまでの16進データは何の制約 もなく送信できる。
【0012】 また、同期クロックを"L" に固定することでCPU1からCPU2への送信を 開始することを示し、"H" に固定することでCPU2からCPU1への送信を始 めることを宣言しているため、現在の同期クロックがCPU1からCPU2への 送信に同期しているものか、CPU2からCPU1への送信に同期しているもの かをCPU1、CPU2内部で判定できるため、通信線2のみでCPU1からC PU2への送信とCPU2からCPU1への送信をおこなうことが可能である。
【0013】
このように、通信線1上の同期クロックの出力データを"H" または"L" に固定 することにより、CPU1からCPU2への送信開始時のスタートマーク、また はCPU2からCPU1への送信開始時のスタートマークとすることで、00H からFFHのいかなる16進データでも通信線2上に出力可能となる。 さらに、同期クロックに方向性を持たせたことで、同期クロック伝搬用の通信線 1、データを伝搬する通信線2の合計2本の通信線により、CPU1とCPU2 の間の送受信が可能になり、その実用的効果は誠に大なるものである。
【図1】 本発明の同期クロック通信網の接続図。
【図2】 図1による構成の時の通信例。
【図3】 従来の方式による同期クロック通信網の接続
図。
図。
1 同期クロック伝搬用通信線 2 データ伝搬用通信線 3 スタートマーク用同期クロック波形(CPU1送信
時) 4 スタートマーク用同期クロック波形(CPU2送信
時) 5 送受信期間の波形(CPU1送信時) 6 送受信規間の波形(CPU2送信時) 7 同期クロック伝搬用通信線 8 データ伝搬用通信線 9 データ伝搬用通信線
時) 4 スタートマーク用同期クロック波形(CPU2送信
時) 5 送受信期間の波形(CPU1送信時) 6 送受信規間の波形(CPU2送信時) 7 同期クロック伝搬用通信線 8 データ伝搬用通信線 9 データ伝搬用通信線
Claims (1)
- 【請求項1】 同期クロックを発生させるCPU1、お
よびCPU1より発生させられた同期クロックを受信す
るCPU2、同期クロックを伝搬する通信線3、CPU
1とCPU2間の通信データを伝搬する通信線4から構
成され、CPU1から発生される同期クロック波形を"
H" に3クロック以上固定することにより、CPU1か
らCPU2への送信データのスタートマークとし、同様
に"L" に3クロック以上固定することIより、CPU2
からCPU1への送信データのスタートマークとし、前
記CPU1、CPU2間の送受信をわずか2本の通信線
で可能にしたことを特徴とする同期クロック通信網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642492U JPH0648036U (ja) | 1992-08-28 | 1992-08-28 | 同期クロック通信網 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642492U JPH0648036U (ja) | 1992-08-28 | 1992-08-28 | 同期クロック通信網 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0648036U true JPH0648036U (ja) | 1994-06-28 |
Family
ID=13315399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6642492U Pending JPH0648036U (ja) | 1992-08-28 | 1992-08-28 | 同期クロック通信網 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648036U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11161600A (ja) * | 1997-08-19 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 複数伝送線路間の遅延時間の調整装置及び調整方法 |
-
1992
- 1992-08-28 JP JP6642492U patent/JPH0648036U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11161600A (ja) * | 1997-08-19 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 複数伝送線路間の遅延時間の調整装置及び調整方法 |
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