JPH0648077A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0648077A JPH0648077A JP4202449A JP20244992A JPH0648077A JP H0648077 A JPH0648077 A JP H0648077A JP 4202449 A JP4202449 A JP 4202449A JP 20244992 A JP20244992 A JP 20244992A JP H0648077 A JPH0648077 A JP H0648077A
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- Japan
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- memory
- memory card
- ics
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- printed circuit
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- 230000003292 diminished effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Credit Cards Or The Like (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 複数のＩＣそれぞれをプリント基板の所定の
辺に対して所定角度傾斜して配置することにより一層の
高密度化を図れるＩＣメモリカードを提供する。 【構成】 配線パターン４ａ、４ｂ、…、４ｆが描かれ
たプリント基板２と、プリント基板２上の所定位置に配
置されると共に所定の配線パターン４ａ、４ｂ、…、４
ｆに接続された複数のメモリＩＣ（ベアチップ）３とを
備え、複数のメモリＩＣ３それぞれをプリント基板２の
上辺に対して４５°傾斜して配置した。従って、配線パ
ターンの交差を無くし、配線パターンを簡略化すること
ができると共にプリント基板２に設けるスルーホールを
低減し、ＩＣベアチップの一層の高密度化を図れる。
辺に対して所定角度傾斜して配置することにより一層の
高密度化を図れるＩＣメモリカードを提供する。 【構成】 配線パターン４ａ、４ｂ、…、４ｆが描かれ
たプリント基板２と、プリント基板２上の所定位置に配
置されると共に所定の配線パターン４ａ、４ｂ、…、４
ｆに接続された複数のメモリＩＣ（ベアチップ）３とを
備え、複数のメモリＩＣ３それぞれをプリント基板２の
上辺に対して４５°傾斜して配置した。従って、配線パ
ターンの交差を無くし、配線パターンを簡略化すること
ができると共にプリント基板２に設けるスルーホールを
低減し、ＩＣベアチップの一層の高密度化を図れる。
Description
【０００１】
【産業上の利用分野】本発明は、配線パターンが描かれ
たプリント基板と、プリント基板上の所定位置に配置さ
れると共に所定の配線パターンに接続された複数のＩＣ
とを備えるＩＣメモリカードに関する。
たプリント基板と、プリント基板上の所定位置に配置さ
れると共に所定の配線パターンに接続された複数のＩＣ
とを備えるＩＣメモリカードに関する。
【０００２】
【従来の技術】近時、プリント基板上に複数のＩＣを配
置したＩＣメモリカードがパーソナルコンピュータ等の
増設メモリとして利用されるようになっている。通常、
パーソナルコンピュータとの結合方式には多ピン方式が
用いられ、またメモリＩＣとしては、ＲＯＭ、ＰＲＯ
Ｍ、Ｅ2 ＰＲＯＭ、ＲＡＭ（電池バックアップ要）等が
使用されている。そして、ＩＣメモリカードの大きさ
は、クレジットカードサイズ（５４ｍｍ×８６ｍｍ）と
され、厚さは１．８ｍｍ〜３ｍｍ程度であり、曲げ応力
に対する強度は高く、用途としては、パーソナルコンピ
ュータ用ソフト（ゲームソフト、教育ソフト、ビジネス
ソフト等）が主流で、ＲＯＭタイプのものが安価でかな
り広く普及している。
置したＩＣメモリカードがパーソナルコンピュータ等の
増設メモリとして利用されるようになっている。通常、
パーソナルコンピュータとの結合方式には多ピン方式が
用いられ、またメモリＩＣとしては、ＲＯＭ、ＰＲＯ
Ｍ、Ｅ2 ＰＲＯＭ、ＲＡＭ（電池バックアップ要）等が
使用されている。そして、ＩＣメモリカードの大きさ
は、クレジットカードサイズ（５４ｍｍ×８６ｍｍ）と
され、厚さは１．８ｍｍ〜３ｍｍ程度であり、曲げ応力
に対する強度は高く、用途としては、パーソナルコンピ
ュータ用ソフト（ゲームソフト、教育ソフト、ビジネス
ソフト等）が主流で、ＲＯＭタイプのものが安価でかな
り広く普及している。
【０００３】そして、ＩＣメモリカードの特徴は、端子
が多ピン方式によりパーソナルコンピュータのＣＰＵと
直接つながるため、高速読み出し／書き込みをできる点
である。また、メモリ容量としては数キロバイトから数
メガバイトまで要求されており、高密度実装技術が課題
である。
が多ピン方式によりパーソナルコンピュータのＣＰＵと
直接つながるため、高速読み出し／書き込みをできる点
である。また、メモリ容量としては数キロバイトから数
メガバイトまで要求されており、高密度実装技術が課題
である。
【０００４】図５は、従来のＩＣメモリカードを示す概
略構成図である。
略構成図である。
【０００５】ＩＣメモリカード１は、図５に示すよう
に、配線パターン４が描かれたプリント基板２を有して
おり、プリント基板２上には、複数のメモリＩＣ（ベア
チップ）３がプリント基板２の上辺と平向に所定位置で
配置されている。そして、各メモリＩＣ（ベアチップ）
３は、両端に端子Ａ、Ｂ、Ｃ、…、Ｈを有し、端子Ａ、
Ｂ、Ｃ、…、Ｈはそれぞれ所定の配線パターン４に接続
されており、それぞれの配線４は図示しない配線パター
ンを介してＩＣメモリカード１の一端に設けられた多ピ
ンのコネクタ用端子５に接続されている。
に、配線パターン４が描かれたプリント基板２を有して
おり、プリント基板２上には、複数のメモリＩＣ（ベア
チップ）３がプリント基板２の上辺と平向に所定位置で
配置されている。そして、各メモリＩＣ（ベアチップ）
３は、両端に端子Ａ、Ｂ、Ｃ、…、Ｈを有し、端子Ａ、
Ｂ、Ｃ、…、Ｈはそれぞれ所定の配線パターン４に接続
されており、それぞれの配線４は図示しない配線パター
ンを介してＩＣメモリカード１の一端に設けられた多ピ
ンのコネクタ用端子５に接続されている。
【０００６】従って、ＩＣメモリカード１をパーソナル
コンピュータのＩＣカードスロットに装着すると、アド
レスバス、データバス等が直接つながり、メモリＩＣ
（ベアチップ）３より高速読み出し、またはメモリＩＣ
（ベアチップ）３への高速書き込みが行える。
コンピュータのＩＣカードスロットに装着すると、アド
レスバス、データバス等が直接つながり、メモリＩＣ
（ベアチップ）３より高速読み出し、またはメモリＩＣ
（ベアチップ）３への高速書き込みが行える。
【０００７】なお、メモリＩＣ（ベアチップ）３は、図
６（Ａ）に示すような横方向または図６（Ｂ）に示すよ
うな縦方向に配置してもよい。
６（Ａ）に示すような横方向または図６（Ｂ）に示すよ
うな縦方向に配置してもよい。
【０００８】
【発明が解決しようとする課題】従来のＩＣメモリカー
ドは、以上のように構成されているので、複数のメモリ
ＩＣ（ベアチップ）３の端子Ａ、Ｂ、Ｃ、…、Ｈの同一
端子（ＡとＡ、ＢとＢ、…）をそれぞれ接続しようとす
ると、円ａ〜ｈで示した部分で信号パターンが交差する
ため、プリント基板２にスルーホールを設けて短絡を防
がなければならず、基板のコストが上昇するという問題
点があり、また配線パターンが複雑化してメモリＩＣ
（ベアチップ）３の高密度化に限界が生じるという問題
点があった。
ドは、以上のように構成されているので、複数のメモリ
ＩＣ（ベアチップ）３の端子Ａ、Ｂ、Ｃ、…、Ｈの同一
端子（ＡとＡ、ＢとＢ、…）をそれぞれ接続しようとす
ると、円ａ〜ｈで示した部分で信号パターンが交差する
ため、プリント基板２にスルーホールを設けて短絡を防
がなければならず、基板のコストが上昇するという問題
点があり、また配線パターンが複雑化してメモリＩＣ
（ベアチップ）３の高密度化に限界が生じるという問題
点があった。
【０００９】この発明は、上記のような課題を解消する
ためになされたもので、複数のＩＣそれぞれをプリント
基板の所定の辺に対して所定角度傾斜して配置すること
により一層の高密度化を図れるＩＣメモリカードを提供
することを目的とするものである。
ためになされたもので、複数のＩＣそれぞれをプリント
基板の所定の辺に対して所定角度傾斜して配置すること
により一層の高密度化を図れるＩＣメモリカードを提供
することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、この発明に係るＩＣメモリカ
ードは、配線パターンが描かれたプリント基板と、プリ
ント基板上の所定位置に配置されると共に所定の配線パ
ターンに接続された複数のＩＣとを備え、前記複数のＩ
Ｃそれぞれをプリント基板の所定の辺に対して所定角度
傾斜して配置したことを特徴とするものである。
みなされたものであって、この発明に係るＩＣメモリカ
ードは、配線パターンが描かれたプリント基板と、プリ
ント基板上の所定位置に配置されると共に所定の配線パ
ターンに接続された複数のＩＣとを備え、前記複数のＩ
Ｃそれぞれをプリント基板の所定の辺に対して所定角度
傾斜して配置したことを特徴とするものである。
【００１１】
【作用】上述構成に基づき、この発明に係るＩＣメモリ
カードは、複数のＩＣそれぞれをプリント基板の所定の
辺に対して所定角度傾斜して配置したことにより、配線
パターンの交差を減少して、プリント基板に設けるスル
ーホールを低減し、配線パターンを簡略化してＩＣベア
チップの一層の高密度化を図る。
カードは、複数のＩＣそれぞれをプリント基板の所定の
辺に対して所定角度傾斜して配置したことにより、配線
パターンの交差を減少して、プリント基板に設けるスル
ーホールを低減し、配線パターンを簡略化してＩＣベア
チップの一層の高密度化を図る。
【００１２】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１３】図１は、本発明に係るＩＣメモリカードの
概略構成を示す図である。
概略構成を示す図である。
【００１４】ＩＣメモリカード１は、図１に示すよう
に、配線パターン４ａ、４ｂ、…、４ｆが描かれたプリ
ント基板２を有しており、プリント基板２上には、複数
のメモリＩＣ（ベアチップ）３がプリント基板２の上辺
と４５°をなす所定位置に配置されている。そして、メ
モリＩＣ（ベアチップ）３は、両端に端子Ａ、Ｂ、Ｃ、
…、Ｆを有し、端子Ａ、Ｂ、Ｃ、…、Ｆはそれぞれ所定
の配線パターン４ａ、４ｂ、…、４ｆに接続されてお
り、それぞれの配線パターン４ａ、４ｂ、…、４ｆはＩ
Ｃメモリカード１の一端に設けられた多ピンのコネクタ
用エッジ５に接続されている。
に、配線パターン４ａ、４ｂ、…、４ｆが描かれたプリ
ント基板２を有しており、プリント基板２上には、複数
のメモリＩＣ（ベアチップ）３がプリント基板２の上辺
と４５°をなす所定位置に配置されている。そして、メ
モリＩＣ（ベアチップ）３は、両端に端子Ａ、Ｂ、Ｃ、
…、Ｆを有し、端子Ａ、Ｂ、Ｃ、…、Ｆはそれぞれ所定
の配線パターン４ａ、４ｂ、…、４ｆに接続されてお
り、それぞれの配線パターン４ａ、４ｂ、…、４ｆはＩ
Ｃメモリカード１の一端に設けられた多ピンのコネクタ
用エッジ５に接続されている。
【００１５】従って、メモリＩＣ（ベアチップ）３をプ
リント基板２の上辺と４５°をなす所定位置にダイボン
ディングすることにより、配線パターン４ａ、４ｂ、
…、４ｆをほぼ直線として端子Ａ、Ｂ、Ｃ、…、Ｆにパ
ラレル接続することが可能である。
リント基板２の上辺と４５°をなす所定位置にダイボン
ディングすることにより、配線パターン４ａ、４ｂ、
…、４ｆをほぼ直線として端子Ａ、Ｂ、Ｃ、…、Ｆにパ
ラレル接続することが可能である。
【００１６】そして、この結果、図２（Ａ）、（Ｂ）に
示すように、同一面積のプリント基板２上には、従来の
メモリＩＣ（ベアチップ）３の配置方法（図２（Ａ）参
照）より、本発明の配置方法（図２（Ｂ）参照）の方が
多数のメモリＩＣ（ベアチップ）３を密に実装すること
ができることが分かる。
示すように、同一面積のプリント基板２上には、従来の
メモリＩＣ（ベアチップ）３の配置方法（図２（Ａ）参
照）より、本発明の配置方法（図２（Ｂ）参照）の方が
多数のメモリＩＣ（ベアチップ）３を密に実装すること
ができることが分かる。
【００１７】しかしながら、実際には配線パターン４
ａ、４ｂ、…、４ｆ間の距離は小さく、配線パターン４
ａ、４ｂ、…、４ｆとメモリＩＣ（ベアチップ）３の端
子Ａ、Ｂ、Ｃ、…、Ｆとをそれぞれワイヤボンディング
すると、隣り合う異なる信号の配線パターンが相互に短
絡する虞がある。
ａ、４ｂ、…、４ｆ間の距離は小さく、配線パターン４
ａ、４ｂ、…、４ｆとメモリＩＣ（ベアチップ）３の端
子Ａ、Ｂ、Ｃ、…、Ｆとをそれぞれワイヤボンディング
すると、隣り合う異なる信号の配線パターンが相互に短
絡する虞がある。
【００１８】そこで、本出願人は、図３，４に示すよう
に、配線パターン４ａ、４ｂ、…のワイヤボンディング
する部分Ｊ、Ｋの距離を広げた配線パターンを案出し
た。なお、図３に示す実施例においては、メモリＩＣ
（ベアチップ）３は両端にそれぞれ１４個の端子を備え
ており、配線パターン４ａ、４ｂ、…、４ｚ、４αは２
７本となっている。例えば、プリント基板２上に１６個
のメモリＩＣ（ベアチップ）３を搭載する場合、図４に
示すように、１６個のメモリＩＣ（ベアチップ）３を搭
載するために必要な面積は、ＸとＹとはほぼ同じ距離で
あるので、Ｘ2 だけ必要となる。従来例においては、Ｘ
を両辺とする直角二等辺三角形の斜辺の距離の長さ２
1/2 Ｘに、横方向距離Ｘを乗じた面積２1/2 Ｘ2 が必要
である。よって、本実施例においては、１／２1/2 の面
積に同数のメモリＩＣ（ベアチップ）３を搭載でき、従
来例に比較して約３０％の高密度化を図れる。
に、配線パターン４ａ、４ｂ、…のワイヤボンディング
する部分Ｊ、Ｋの距離を広げた配線パターンを案出し
た。なお、図３に示す実施例においては、メモリＩＣ
（ベアチップ）３は両端にそれぞれ１４個の端子を備え
ており、配線パターン４ａ、４ｂ、…、４ｚ、４αは２
７本となっている。例えば、プリント基板２上に１６個
のメモリＩＣ（ベアチップ）３を搭載する場合、図４に
示すように、１６個のメモリＩＣ（ベアチップ）３を搭
載するために必要な面積は、ＸとＹとはほぼ同じ距離で
あるので、Ｘ2 だけ必要となる。従来例においては、Ｘ
を両辺とする直角二等辺三角形の斜辺の距離の長さ２
1/2 Ｘに、横方向距離Ｘを乗じた面積２1/2 Ｘ2 が必要
である。よって、本実施例においては、１／２1/2 の面
積に同数のメモリＩＣ（ベアチップ）３を搭載でき、従
来例に比較して約３０％の高密度化を図れる。
【００１９】なお、上述実施例においては、電極の構造
がカードエッジタイプを例にとり説明したが、本発明は
これに限定されず、面配置タイプ、電極内蔵タイプでも
よい。
がカードエッジタイプを例にとり説明したが、本発明は
これに限定されず、面配置タイプ、電極内蔵タイプでも
よい。
【００２０】また、上述実施例においては、配線パター
ンを２７本としているが、本発明は配線パターンの数に
限定されるものではない。
ンを２７本としているが、本発明は配線パターンの数に
限定されるものではない。
【００２１】更に、上述実施例においては、複数のメモ
リＩＣ（ベアチップ）３それぞれをプリント基板２の上
辺に対して４５°傾斜して配置しているが、本発明はこ
れに限定されず、任意へ傾斜角度あるいは４５°の奇数
倍の角度（例えば、１３５°）でもよい。
リＩＣ（ベアチップ）３それぞれをプリント基板２の上
辺に対して４５°傾斜して配置しているが、本発明はこ
れに限定されず、任意へ傾斜角度あるいは４５°の奇数
倍の角度（例えば、１３５°）でもよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
複数のＩＣそれぞれをプリント基板の所定の辺に対して
所定角度傾斜して配置するので、配線パターンの交差を
略々無くして、配線パターンを簡略化することができる
と共にプリント基板に設けるスルーホールを低減して、
コストダウンを図ることができ、ＩＣベアチップの一層
の高密度化を図ることができる。また、スルーホールを
低減し得ることにより、ダイボンディング工程でのエア
バキューム方法を用いた基板固定に有効である。
複数のＩＣそれぞれをプリント基板の所定の辺に対して
所定角度傾斜して配置するので、配線パターンの交差を
略々無くして、配線パターンを簡略化することができる
と共にプリント基板に設けるスルーホールを低減して、
コストダウンを図ることができ、ＩＣベアチップの一層
の高密度化を図ることができる。また、スルーホールを
低減し得ることにより、ダイボンディング工程でのエア
バキューム方法を用いた基板固定に有効である。
【図１】本発明に係るＩＣメモリカードの概略構成を示
す図である。
す図である。
【図２】本発明に係るメモリＩＣの配置例と従来例のメ
モリＩＣの配置例を示す図である。
モリＩＣの配置例を示す図である。
【図３】本発明に係るプリント基板の配線パターンを示
す図である。
す図である。
【図４】本発明に係るメモリＩＣの配置例を示す図であ
る。
る。
【図５】従来のＩＣメモリカードの概略構成を示す図で
ある。
ある。
【図６】従来のメモリＩＣの配置例を示す図である。
１ ＩＣメモリカード ２ プリント基板 ３ メモリＩＣ ４ａ、４ｂ、…、４ｚ 配線パターン ５ 端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 1/18 Ｊ 9154−4Ｅ
Claims (1)
- 【請求項１】 配線パターンが描かれたプリント基板
と、 プリント基板上の所定位置に配置されると共に所定の配
線パターンに接続された複数のＩＣと、 を備え、前記複数のＩＣそれぞれをプリント基板の所定
の辺に対して所定角度傾斜して配置したことを特徴とす
るＩＣメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04202449A JP3108536B2 (ja) | 1992-07-29 | 1992-07-29 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04202449A JP3108536B2 (ja) | 1992-07-29 | 1992-07-29 | Ｉｃメモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0648077A true JPH0648077A (ja) | 1994-02-22 |
| JP3108536B2 JP3108536B2 (ja) | 2000-11-13 |
Family
ID=16457713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04202449A Expired - Fee Related JP3108536B2 (ja) | 1992-07-29 | 1992-07-29 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108536B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626422B1 (ko) * | 2004-06-17 | 2006-09-20 | 삼성전자주식회사 | 인쇄회로기판 |
| KR100665840B1 (ko) * | 2004-12-10 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인 구조의 메모리 모듈 및 그의 형성 방법 |
| KR100715287B1 (ko) * | 2006-04-26 | 2007-05-08 | 삼성전자주식회사 | 반도체 메모리 모듈 |
| KR100802422B1 (ko) * | 2007-12-20 | 2008-02-13 | 주식회사 정인기술단 | 도로 터널용 높낮이 조절이 가능한 진입 제한장치 |
| KR100822517B1 (ko) * | 2005-10-31 | 2008-04-16 | 인피니언 테크놀로지스 아게 | 반도체 메모리 모듈 |
| US7647447B2 (en) | 2001-11-29 | 2010-01-12 | Thomson Licensing | Data bus connection for memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019522768A (ja) | 2016-07-05 | 2019-08-15 | ブルーエアー・エービー | 空気浄化テント |
-
1992
- 1992-07-29 JP JP04202449A patent/JP3108536B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7647447B2 (en) | 2001-11-29 | 2010-01-12 | Thomson Licensing | Data bus connection for memory device |
| KR100626422B1 (ko) * | 2004-06-17 | 2006-09-20 | 삼성전자주식회사 | 인쇄회로기판 |
| KR100665840B1 (ko) * | 2004-12-10 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인 구조의 메모리 모듈 및 그의 형성 방법 |
| KR100822517B1 (ko) * | 2005-10-31 | 2008-04-16 | 인피니언 테크놀로지스 아게 | 반도체 메모리 모듈 |
| KR100715287B1 (ko) * | 2006-04-26 | 2007-05-08 | 삼성전자주식회사 | 반도체 메모리 모듈 |
| KR100802422B1 (ko) * | 2007-12-20 | 2008-02-13 | 주식회사 정인기술단 | 도로 터널용 높낮이 조절이 가능한 진입 제한장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108536B2 (ja) | 2000-11-13 |
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| JPS5935461A (ja) | Ｌｓｉの実装方式 |
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