JPH061898B2 - 順序回路 - Google Patents
順序回路Info
- Publication number
- JPH061898B2 JPH061898B2 JP61142633A JP14263386A JPH061898B2 JP H061898 B2 JPH061898 B2 JP H061898B2 JP 61142633 A JP61142633 A JP 61142633A JP 14263386 A JP14263386 A JP 14263386A JP H061898 B2 JPH061898 B2 JP H061898B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- node
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＣＬ回路により構成される順序回路に関
し、特にそのような回路におけるα線耐性の向上に関す
る。
し、特にそのような回路におけるα線耐性の向上に関す
る。
高集積化されたＥＣＬ順序回路におけるα線耐性の減少
を改善するものとして、例えば特開昭６０−１４２６１
９号公報、特開昭６０−１４３０１９号公報において、
第４図の回路構成図および第５図の論理図に示す如きＥ
ＣＬ順序回路が提案されている。図において、トランジ
スタＱ１，Ｑ２より成る電流切換回路とエミッタフォロ
アトランジスタＱ３とによりＯＲ回路１が形成され、ト
ランジスタＱ４，Ｑ５より成る電流切換回路とエミッタ
フォロアトランジスタＱ６とによりＯＲ回路２が形成さ
れ、トランジスタＱ７，Ｑ８，Ｑ９より成る電流切換回
路とエミッタフォロアトランジスタＱ１０とによりＯＲ
回路３が形成されている。ＷＡ（第４図の太線部分）
は、ＯＲゲート２の出力とＯＲゲート３の出力のワイア
ドＡＮＤである。またＤはデータ入力信号、Ｔはクロッ
ク入力信号、Ｙ１は正出力信号、Ｉ１〜Ｉ３は定電流
源、ＶCCおよびＶEEは電源電圧、ＶREFは基準電圧であ
る。
を改善するものとして、例えば特開昭６０−１４２６１
９号公報、特開昭６０−１４３０１９号公報において、
第４図の回路構成図および第５図の論理図に示す如きＥ
ＣＬ順序回路が提案されている。図において、トランジ
スタＱ１，Ｑ２より成る電流切換回路とエミッタフォロ
アトランジスタＱ３とによりＯＲ回路１が形成され、ト
ランジスタＱ４，Ｑ５より成る電流切換回路とエミッタ
フォロアトランジスタＱ６とによりＯＲ回路２が形成さ
れ、トランジスタＱ７，Ｑ８，Ｑ９より成る電流切換回
路とエミッタフォロアトランジスタＱ１０とによりＯＲ
回路３が形成されている。ＷＡ（第４図の太線部分）
は、ＯＲゲート２の出力とＯＲゲート３の出力のワイア
ドＡＮＤである。またＤはデータ入力信号、Ｔはクロッ
ク入力信号、Ｙ１は正出力信号、Ｉ１〜Ｉ３は定電流
源、ＶCCおよびＶEEは電源電圧、ＶREFは基準電圧であ
る。
次に動作について説明する。第４図および第５図の順序
回路は、クロック信号Ｔが“０”の状態が保持状態で、
正出力信号Ｙ１をＯＲゲート３に帰還することによっ
て、データが保持されている。すなわちこのとき、信号
Ｙ１にとってゲート３はスルーになっている。“１”の
データを保持しているとき、ワイアドＡＮＤ（ＷＡ）の
ラインに接続されたトランジスタＱ５またはＱ９のコレ
クタノードにα線が当たると、電子が発生して、“１”
状態の保持電荷量か減少し、電位が低くなる。この低下
は抵抗Ｒ１，Ｒ２を介して充電されるので、パルス幅が
数百ピコ秒のスパイク状になるが、これはノイズとな
り、ゲート３に帰還されるため、保持されているデータ
の内容が反転することになる。
回路は、クロック信号Ｔが“０”の状態が保持状態で、
正出力信号Ｙ１をＯＲゲート３に帰還することによっ
て、データが保持されている。すなわちこのとき、信号
Ｙ１にとってゲート３はスルーになっている。“１”の
データを保持しているとき、ワイアドＡＮＤ（ＷＡ）の
ラインに接続されたトランジスタＱ５またはＱ９のコレ
クタノードにα線が当たると、電子が発生して、“１”
状態の保持電荷量か減少し、電位が低くなる。この低下
は抵抗Ｒ１，Ｒ２を介して充電されるので、パルス幅が
数百ピコ秒のスパイク状になるが、これはノイズとな
り、ゲート３に帰還されるため、保持されているデータ
の内容が反転することになる。
そこで上記特開昭６０−１４２６１９号公報において
は、保持電流を増大するために定電流源Ｉ１，Ｉ２，Ｉ
３を変えて電流を多くして、α線耐性の向上を図ってい
る。また特開昭６０−１４３０１９号においては、容量
Ｃ１〜Ｃ４を付加することにより保持電荷量を多くし
て、α線耐性の向上を図っている。
は、保持電流を増大するために定電流源Ｉ１，Ｉ２，Ｉ
３を変えて電流を多くして、α線耐性の向上を図ってい
る。また特開昭６０−１４３０１９号においては、容量
Ｃ１〜Ｃ４を付加することにより保持電荷量を多くし
て、α線耐性の向上を図っている。
従来のＥＣＬ順序回路は、α線耐性を向上させるため、
以上のように構成されているので、電流量の増大に伴う
消費電力の増大や、容量付加によるスイッチングスピー
ドの低下を招来するという問題があった。
以上のように構成されているので、電流量の増大に伴う
消費電力の増大や、容量付加によるスイッチングスピー
ドの低下を招来するという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、消費電力の増大やスイッチングスピードの低
下を招くことなく、α線耐性を向上させることのできる
順序回路を提供することを目的とする。
たもので、消費電力の増大やスイッチングスピードの低
下を招くことなく、α線耐性を向上させることのできる
順序回路を提供することを目的とする。
この発明に係る順序回路は、 ２値化された信号であるデータ信号が入力されるデータ
入力端子、 活性化を示す第１のレベルと、非活性化を示す第２のレ
ベルとを有するクロック信号が入力されるクロック入力
端子、 正出力端子、 反転出力端子、 上記クロック入力端子に接続される第１の入力ノード
と、上記反転出力端子に接続される第２の入力ノード
と、出力ノードとを有し、第１の入力ノードに入力され
るクロック信号が第１のレベルであると、第２の入力ノ
ードに入力される信号にかかわらず所定レベルの活性化
を示す信号を出力ノードに出力し、第１の入力ノードに
入力されるクロック信号が第２のレベルであると、第２
の入力ノードに入力される上記反転出力端子に現れた信
号に応じた信号を出力ノードに出力するデータ安定化回
路、 上記データ入力端子に接続される第１の入力ノードと、
上記データ安定化回路の出力ノードに接続される第２の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルであ
ると、第１の入力ノードに入力されるデータ信号に基づ
いた信号を正出力ノードに出力するとともに反転出力ノ
ードに正出力ノードに現れる信号の反転した信号を出力
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルと異
なるレベルである安定化信号であると、第１の入力ノー
ドに入力されるデータ信号にかかわらず、正出力ノード
に第２の入力ノードに入力される安定化信号に応じた信
号を出力するとともに正出力ノードに現れる信号の反転
した信号を反転出力ノードに出力するデータ入力回路、 上記クロック入力端子に接続される第１の入力ノード
と、上記データ安定化回路の出力ノードに接続される第
２の入力ノードと、上記正出力端子に接続される第３の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第１の入力ノードに入力されるクロック信号が第１
のレベルであると、第２及び第３の入力ノードに入力さ
れる信号にかかわらず第１の入力ノードに入力されたク
ロック信号の第１のレベルに基づいた信号を正出力ノー
ドに出力するとともに反転出力ノードに正出力ノードに
現れる信号の反転した信号を出力し、第１の入力ノード
に入力されるクロック信号が第２のレベルであると、第
２の入力ノードに入力されるデータ安定化回路からの出
力及び第３の入力ノードに入力される上記正出力端子に
現れた信号に基づいた信号を出力ノードに出力するとと
もに反転出力ノードに正出力ノードに現れる信号の反転
した信号を出力するデータ帰還回路、 上記データ入力回路の正及び反転出力ノードに現れた信
号と、上記データ帰還回路の正及び反転出力ノードに現
れた信号とを受け、上記データ帰還回路の正出力ノード
に現れた信号が上記クロック入力端子に入力されたクロ
ック信号の第１のレベルに基づいた信号であると、上記
データ入力回路の正出力ノードに現れた信号を上記正出
力端子に出力させるとともに上記データ入力回路の反転
出力ノードに現れた信号を上記反転出力端子に出力さ
せ、上記データ帰還回路の正出力ノードに現れた信号が
上記データ安定化回路からの出力に基づいた信号である
と、上記データ帰還回路の正出力ノードに現れた信号を
上記正出力端子に出力させるとともに上記データ帰還回
路の反転出力ノードに現れた信号を上記反転出力端子に
出力させる選択回路 を備えて構成されている。
入力端子、 活性化を示す第１のレベルと、非活性化を示す第２のレ
ベルとを有するクロック信号が入力されるクロック入力
端子、 正出力端子、 反転出力端子、 上記クロック入力端子に接続される第１の入力ノード
と、上記反転出力端子に接続される第２の入力ノード
と、出力ノードとを有し、第１の入力ノードに入力され
るクロック信号が第１のレベルであると、第２の入力ノ
ードに入力される信号にかかわらず所定レベルの活性化
を示す信号を出力ノードに出力し、第１の入力ノードに
入力されるクロック信号が第２のレベルであると、第２
の入力ノードに入力される上記反転出力端子に現れた信
号に応じた信号を出力ノードに出力するデータ安定化回
路、 上記データ入力端子に接続される第１の入力ノードと、
上記データ安定化回路の出力ノードに接続される第２の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルであ
ると、第１の入力ノードに入力されるデータ信号に基づ
いた信号を正出力ノードに出力するとともに反転出力ノ
ードに正出力ノードに現れる信号の反転した信号を出力
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルと異
なるレベルである安定化信号であると、第１の入力ノー
ドに入力されるデータ信号にかかわらず、正出力ノード
に第２の入力ノードに入力される安定化信号に応じた信
号を出力するとともに正出力ノードに現れる信号の反転
した信号を反転出力ノードに出力するデータ入力回路、 上記クロック入力端子に接続される第１の入力ノード
と、上記データ安定化回路の出力ノードに接続される第
２の入力ノードと、上記正出力端子に接続される第３の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第１の入力ノードに入力されるクロック信号が第１
のレベルであると、第２及び第３の入力ノードに入力さ
れる信号にかかわらず第１の入力ノードに入力されたク
ロック信号の第１のレベルに基づいた信号を正出力ノー
ドに出力するとともに反転出力ノードに正出力ノードに
現れる信号の反転した信号を出力し、第１の入力ノード
に入力されるクロック信号が第２のレベルであると、第
２の入力ノードに入力されるデータ安定化回路からの出
力及び第３の入力ノードに入力される上記正出力端子に
現れた信号に基づいた信号を出力ノードに出力するとと
もに反転出力ノードに正出力ノードに現れる信号の反転
した信号を出力するデータ帰還回路、 上記データ入力回路の正及び反転出力ノードに現れた信
号と、上記データ帰還回路の正及び反転出力ノードに現
れた信号とを受け、上記データ帰還回路の正出力ノード
に現れた信号が上記クロック入力端子に入力されたクロ
ック信号の第１のレベルに基づいた信号であると、上記
データ入力回路の正出力ノードに現れた信号を上記正出
力端子に出力させるとともに上記データ入力回路の反転
出力ノードに現れた信号を上記反転出力端子に出力さ
せ、上記データ帰還回路の正出力ノードに現れた信号が
上記データ安定化回路からの出力に基づいた信号である
と、上記データ帰還回路の正出力ノードに現れた信号を
上記正出力端子に出力させるとともに上記データ帰還回
路の反転出力ノードに現れた信号を上記反転出力端子に
出力させる選択回路 を備えて構成されている。
〔作用〕 この発明においては、第１の入力ノードにデータ信号が
入力されるデータ入力回路の第２の入力ノードに、デー
タ安定化回路からの出力を入力するようにしたので、デ
ータ入力回路のクロック信号に基づく活性化及び安定化
をデータ安定化回路で行え、かつ、データ安定化回路の
出力ノードにおける容量を大きくすることができること
によってデータ安定化回路の出力、特にＨレベルの電位
を出力している際にα線によるＨレベルからＬレベルへ
の変化を抑制できる。
入力されるデータ入力回路の第２の入力ノードに、デー
タ安定化回路からの出力を入力するようにしたので、デ
ータ入力回路のクロック信号に基づく活性化及び安定化
をデータ安定化回路で行え、かつ、データ安定化回路の
出力ノードにおける容量を大きくすることができること
によってデータ安定化回路の出力、特にＨレベルの電位
を出力している際にα線によるＨレベルからＬレベルへ
の変化を抑制できる。
第１図はこの発明によるＥＣＬ順序回路の一実施例を示
す回路構成図であり、第２図はその論理図である。図に
おいて、トランジスタＱ11，Ｑ12，Ｑ13より成る電流切
換回路とエミッタフォロアトランジスタＱ14とによりデ
ータ入力用の２入力ＯＲ／ＮＯＲゲート１１が形成さ
れ、トランジスタＱ15，Ｑ16，Ｑ17より成る電流切換回
路とエミッタフォロアトランジスタＱ18とによりデータ
安定化用の２入力ＮＯＲゲート１２が形成され、トラン
ジスタＱ19，Ｑ20，Ｑ21，Ｑ22より成る電流切換回路と
エミッタフォロアトランジスタＱ23，Ｑ24とによりクロ
ック入力用およびデータ帰還用の３入力ＯＲ／ＮＯＲゲ
ート１３が形成されている。
す回路構成図であり、第２図はその論理図である。図に
おいて、トランジスタＱ11，Ｑ12，Ｑ13より成る電流切
換回路とエミッタフォロアトランジスタＱ14とによりデ
ータ入力用の２入力ＯＲ／ＮＯＲゲート１１が形成さ
れ、トランジスタＱ15，Ｑ16，Ｑ17より成る電流切換回
路とエミッタフォロアトランジスタＱ18とによりデータ
安定化用の２入力ＮＯＲゲート１２が形成され、トラン
ジスタＱ19，Ｑ20，Ｑ21，Ｑ22より成る電流切換回路と
エミッタフォロアトランジスタＱ23，Ｑ24とによりクロ
ック入力用およびデータ帰還用の３入力ＯＲ／ＮＯＲゲ
ート１３が形成されている。
ＷＡ（第１図の太線部分）は２入力ＯＲ／ＮＯＲゲート
１１のＯＲ出力（正出力）と３入力ＯＲ／ＮＯＲゲート
１３のＯＲ出力（正出力）のワイアドＡＮＤ、Ｗ０は２
入力ＯＲ／ＮＯＲゲート１１のＮＯＲ出力（反転出力）
と３入力ＯＲ／ＮＯＲゲート１３のＮＯＲ出力（反転出
力）のワイアドＯＲである。ワイアドＡＮＤ（ＷＡ）の
出力はこの実施例の順序回路の正出力信号Ｙ１であり、
データ帰還用の３入力ＯＲ／ＮＯＲゲート１３の第１入
力に帰還される。ワイアドＯＲ（Ｗ０）の出力はこの実
施例の順序回路の反転出力信号Ｙ０であり、データ安定
化用の２入力ＮＯＲゲート１２の一方入力に帰還され
る。２入力ＮＯＲゲート１２の他方入力にはクロック入
力信号Ｔが与えられ、その出力は２入力ＯＲ／ＮＯＲゲ
ート１１の一方入力および３入力ＯＲ／ＮＯＲゲート１
３の第３入力に与えられる。２入力ＯＲ／ＮＯＲゲート
１１の他方入力および３入力ＯＲ／ＮＯＲゲート１３の
第２入力にはそれぞれ、データ入力信号Ｄおよびクロッ
ク入力信号Ｔが与えられる。Ｉ11〜Ｉ13は定電流源、Ｖ
CCおよびＶEEは電源電圧、ＶREFは基準電圧である。
１１のＯＲ出力（正出力）と３入力ＯＲ／ＮＯＲゲート
１３のＯＲ出力（正出力）のワイアドＡＮＤ、Ｗ０は２
入力ＯＲ／ＮＯＲゲート１１のＮＯＲ出力（反転出力）
と３入力ＯＲ／ＮＯＲゲート１３のＮＯＲ出力（反転出
力）のワイアドＯＲである。ワイアドＡＮＤ（ＷＡ）の
出力はこの実施例の順序回路の正出力信号Ｙ１であり、
データ帰還用の３入力ＯＲ／ＮＯＲゲート１３の第１入
力に帰還される。ワイアドＯＲ（Ｗ０）の出力はこの実
施例の順序回路の反転出力信号Ｙ０であり、データ安定
化用の２入力ＮＯＲゲート１２の一方入力に帰還され
る。２入力ＮＯＲゲート１２の他方入力にはクロック入
力信号Ｔが与えられ、その出力は２入力ＯＲ／ＮＯＲゲ
ート１１の一方入力および３入力ＯＲ／ＮＯＲゲート１
３の第３入力に与えられる。２入力ＯＲ／ＮＯＲゲート
１１の他方入力および３入力ＯＲ／ＮＯＲゲート１３の
第２入力にはそれぞれ、データ入力信号Ｄおよびクロッ
ク入力信号Ｔが与えられる。Ｉ11〜Ｉ13は定電流源、Ｖ
CCおよびＶEEは電源電圧、ＶREFは基準電圧である。
次に動作について説明する。第１図および第２図の順序
回路は、第４図および第５図の従来の順序回路と同様
に、クロック信号Ｔが“０”の状態が保持状態で、正出
力信号Ｙ1を３入力ＯＲ／ＮＯＲゲート１３に帰還する
ことによって、データが保持されている。しかし従来と
異なり、データ“１”の保持時には、データ帰還用の３
入力ＯＲ／ＮＯＲゲート１３は、信号Ｙ1にとってスル
ーになっていない。すなわち、正出力信号Ｙ1が“１”
のとき反転出力信号Ｙ0は“０”であり、この“０”の
反転出力信号Ｙ0はデータ保持時（Ｔ＝“０”）にはＮ
ＯＲゲート１２で“１”に反転されて、３入力ＯＲ／Ｎ
ＯＲゲート１３の第３入力信号として与えられるので、
３入力ＯＲ／ＮＯＲゲートゲート１３は閉じることにな
る（出力が第１、第２入力の動行とは無関係になる）か
らである。
回路は、第４図および第５図の従来の順序回路と同様
に、クロック信号Ｔが“０”の状態が保持状態で、正出
力信号Ｙ1を３入力ＯＲ／ＮＯＲゲート１３に帰還する
ことによって、データが保持されている。しかし従来と
異なり、データ“１”の保持時には、データ帰還用の３
入力ＯＲ／ＮＯＲゲート１３は、信号Ｙ1にとってスル
ーになっていない。すなわち、正出力信号Ｙ1が“１”
のとき反転出力信号Ｙ0は“０”であり、この“０”の
反転出力信号Ｙ0はデータ保持時（Ｔ＝“０”）にはＮ
ＯＲゲート１２で“１”に反転されて、３入力ＯＲ／Ｎ
ＯＲゲート１３の第３入力信号として与えられるので、
３入力ＯＲ／ＮＯＲゲートゲート１３は閉じることにな
る（出力が第１、第２入力の動行とは無関係になる）か
らである。
さてこの状態で、ワイアドＡＮＤのラインＷAに接続さ
れたトランジスタＱ11またはＱ19のコレクタノードにα
線が当たり、電位低下のスパイクノイズが発生したとす
る。このときこのスパイクノイズは、３入力ＯＲ／ＮＯ
Ｒゲート１３の第１入力に帰還されるが、３入力ＯＲ／
ＮＯＲゲート１３の第３入力は上述したように“１”で
ありゲートは閉じられているので、保持されているデー
タ“１”の内容は変化しない。またＮＯＲゲート１２の
出力“１”はＮＯＲゲート１１にも入力され、ＮＯＲゲ
ート１１をデータ信号Ｄに対して閉じているので、信号
Ｄの変化によってデータ保持内容が変わることはない。
れたトランジスタＱ11またはＱ19のコレクタノードにα
線が当たり、電位低下のスパイクノイズが発生したとす
る。このときこのスパイクノイズは、３入力ＯＲ／ＮＯ
Ｒゲート１３の第１入力に帰還されるが、３入力ＯＲ／
ＮＯＲゲート１３の第３入力は上述したように“１”で
ありゲートは閉じられているので、保持されているデー
タ“１”の内容は変化しない。またＮＯＲゲート１２の
出力“１”はＮＯＲゲート１１にも入力され、ＮＯＲゲ
ート１１をデータ信号Ｄに対して閉じているので、信号
Ｄの変化によってデータ保持内容が変わることはない。
以上はデータ“１”を保持している場合について述べた
が、次にデータ“０”を保持している場合について述べ
る。このとき反転出力信号Ｙ0は“１”であるので、Ｎ
ＯＲゲート１２の出力は“０”となる。したがって２入
力ＯＲ／ＮＯＲゲート１１はデータ信号Ｄに対してスル
ー、３入力ＯＲ／ＮＯＲゲート１３は帰還信号（正出力
信号Ｙ1）に対してスルーとなる。しかしながらワイア
ドＡＮＤ（ＷA）によるＡＮＤ処理を行なっているの
で、帰還信号が“０”である限りワイアドＡＮＤ
（ＷA）のデータすなわち正出力信号Ｙ1はデータ信号Ｄ
の変動に無関係であるので、データ“０”が保持され
る。
が、次にデータ“０”を保持している場合について述べ
る。このとき反転出力信号Ｙ0は“１”であるので、Ｎ
ＯＲゲート１２の出力は“０”となる。したがって２入
力ＯＲ／ＮＯＲゲート１１はデータ信号Ｄに対してスル
ー、３入力ＯＲ／ＮＯＲゲート１３は帰還信号（正出力
信号Ｙ1）に対してスルーとなる。しかしながらワイア
ドＡＮＤ（ＷA）によるＡＮＤ処理を行なっているの
で、帰還信号が“０”である限りワイアドＡＮＤ
（ＷA）のデータすなわち正出力信号Ｙ1はデータ信号Ｄ
の変動に無関係であるので、データ“０”が保持され
る。
さてこの状態で、ワイアドＯＲのラインＷ0に接続され
たトランジスタＱ20，Ｑ21またはＱ22のコレクタノード
にα線が当たることにより、電位低下のスパイクノイズ
が発生したとする。このときＮＯＲゲート１２の出力は
“０”から“１”に反転しようとするが、この状態は２
入力ＯＲ／ＮＯＲゲート１１および３入力ＯＲ／ＮＯＲ
ゲート１３を閉じることになるので、保持内容はやはり
変わらない。
たトランジスタＱ20，Ｑ21またはＱ22のコレクタノード
にα線が当たることにより、電位低下のスパイクノイズ
が発生したとする。このときＮＯＲゲート１２の出力は
“０”から“１”に反転しようとするが、この状態は２
入力ＯＲ／ＮＯＲゲート１１および３入力ＯＲ／ＮＯＲ
ゲート１３を閉じることになるので、保持内容はやはり
変わらない。
クロック信号が“１”になると、ＮＯＲゲート１２の出
力は“０”となり、２入力ＯＲ／ＮＯＲゲート１１はデ
ータ信号Ｄに対してスルーとなる。一方３入力ＯＲ／Ｎ
ＯＲゲート１３は、第２入力のクロック信号Ｔが“１”
であるため帰還信号に対して閉じられ、これによりデー
タ保持内容の書き換えが可能となる。
力は“０”となり、２入力ＯＲ／ＮＯＲゲート１１はデ
ータ信号Ｄに対してスルーとなる。一方３入力ＯＲ／Ｎ
ＯＲゲート１３は、第２入力のクロック信号Ｔが“１”
であるため帰還信号に対して閉じられ、これによりデー
タ保持内容の書き換えが可能となる。
なお上記実施例では、データ入力およびクロック入力と
も１入力であったが、それぞれ複数入力であってもよ
い。第３図にデータ入力、クロック入力が各２入力のと
きの実施例の論理図を示す。図において、データ入力信
号Ｄ1，2を受ける３入力ＯＲ／ＮＯＲゲート１４は第２
図の２入力ＯＲ／ＮＯＲゲート１１と同様の機能を果た
し、クロック入力信号Ｔ1，Ｔ2を受ける３入力ＮＯＲゲ
ート１５および４入力ＯＲ／ＮＯＲゲート１６はそれぞ
れ、第２図の２入力ＮＯＲゲート１２および３入力ＯＲ
／ＮＯＲゲート１３と同様の機能を果たす。この実施例
においても、上記実施例と同様の効果を奏する。
も１入力であったが、それぞれ複数入力であってもよ
い。第３図にデータ入力、クロック入力が各２入力のと
きの実施例の論理図を示す。図において、データ入力信
号Ｄ1，2を受ける３入力ＯＲ／ＮＯＲゲート１４は第２
図の２入力ＯＲ／ＮＯＲゲート１１と同様の機能を果た
し、クロック入力信号Ｔ1，Ｔ2を受ける３入力ＮＯＲゲ
ート１５および４入力ＯＲ／ＮＯＲゲート１６はそれぞ
れ、第２図の２入力ＮＯＲゲート１２および３入力ＯＲ
／ＮＯＲゲート１３と同様の機能を果たす。この実施例
においても、上記実施例と同様の効果を奏する。
以上説明したように、この発明の順序回路によれば、第
１の入力ノードにデータ信号が入力されるデータ入力回
路の第２の入力ノードに、データ安定化回路からの出力
を入力するようにしたので、データ入力回路のクロック
信号に基づく活性化及び安定化をデータ安定化回路で行
え、そのための特別な回路を設ける必要がなく回路数が
削減でき、かつ、データ安定化回路の出力ノードにおけ
る容量を大きくすることができることによってデータ安
定化回路の出力、特にＨレベルの電位を出力している際
にα線によるＨレベルからＬレベルへの変化を抑制でき
るという効果がある。
１の入力ノードにデータ信号が入力されるデータ入力回
路の第２の入力ノードに、データ安定化回路からの出力
を入力するようにしたので、データ入力回路のクロック
信号に基づく活性化及び安定化をデータ安定化回路で行
え、そのための特別な回路を設ける必要がなく回路数が
削減でき、かつ、データ安定化回路の出力ノードにおけ
る容量を大きくすることができることによってデータ安
定化回路の出力、特にＨレベルの電位を出力している際
にα線によるＨレベルからＬレベルへの変化を抑制でき
るという効果がある。
第１図はこの発明の一実施例を示す回路構成図、第２図
はその論理図、第３図はこの発明の他の実施例の論理
図、第４図は従来のＥＣＬ順序回路を示す回路構成図、
第５図はその論理図である。 図において、Ｙ1は正出力信号、Ｙ0は反転出力信号、Ｔ
はクロック信号、１２は２入力ＮＯＲゲート、１３は３
入力ＯＲ／ＮＯＲゲートである。 なお、各図中同一符号は同一または相当部分を示す。
はその論理図、第３図はこの発明の他の実施例の論理
図、第４図は従来のＥＣＬ順序回路を示す回路構成図、
第５図はその論理図である。 図において、Ｙ1は正出力信号、Ｙ0は反転出力信号、Ｔ
はクロック信号、１２は２入力ＮＯＲゲート、１３は３
入力ＯＲ／ＮＯＲゲートである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】２値化された信号であるデータ信号が入力
されるデータ入力端子、 活性化を示す第１のレベルと、非活性化を示す第２のレ
ベルとを有するクロック信号が入力されるクロック入力
端子、 正出力端子、 反転出力端子、 上記クロック入力端子に接続される第１の入力ノード
と、上記反転出力端子に接続される第２の入力ノード
と、出力ノードとを有し、第１の入力ノードに入力され
るクロック信号が第１のレベルであると、第２の入力ノ
ードに入力される信号にかかわらず所定レベルの活性化
を示す信号を出力ノードに出力し、第１の入力ノードに
入力されるクロック信号が第２のレベルであると、第２
の入力ノードに入力される上記反転出力端子に現れた信
号に応じた信号を出力ノードに出力するデータ安定化回
路、 上記データ入力端子に接続される第１の入力ノードと、
上記データ安定化回路の出力ノードに接続される第２の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルであ
ると、第１の入力ノードに入力されるデータ信号に基づ
いた信号を正出力ノードに出力するとともに反転出力ノ
ードに正出力ノードに現れる信号の反転した信号を出力
し、第２の入力ノードに入力される上記データ安定化回
路からの出力が活性化を示す信号である所定レベルと異
なるレベルである安定化信号であると、第１の入力ノー
ドに入力されるデータ信号にかかわらず、正出力ノード
に第２の入力ノードに入力される安定化信号に応じた信
号を出力するとともに正出力ノードに現れる信号の反転
した信号を反転出力ノードに出力するデータ入力回路、 上記クロック入力端子に接続される第１の入力ノード
と、上記データ安定化回路の出力ノードに接続される第
２の入力ノードと、上記正出力端子に接続される第３の
入力ノードと、正出力ノードと、反転出力ノードとを有
し、第１の入力ノードに入力されるクロック信号が第１
のレベルであると、第２及び第３の入力ノードに入力さ
れる信号にかかわらず第１の入力ノードに入力されたク
ロック信号の第１のレベルに基づいた信号を正出力ノー
ドに出力するとともに反転出力ノードに正出力ノードに
現れる信号の反転した信号を出力し、第１の入力ノード
に入力されるクロック信号が第２のレベルであると、第
２の入力ノードに入力されるデータ安定化回路からの出
力及び第３の入力ノードに入力される上記正出力端子に
現れた信号に基づいた信号を正出力ノードに出力すると
ともに反転出力ノードに正出力ノードに現れる信号の反
転した信号を出力するデータ帰還回路、 上記データ入力回路の正及び反転出力ノードに現れた信
号と、上記データ帰還回路の正及び反転出力ノードに現
れた信号とを受け、上記データ帰還回路の正出力ノード
に現れた信号が上記クロック入力端子に入力されたクロ
ック信号の第１のレベルに基づいた信号であると、上記
データ入力回路の正出力ノードに現れた信号を上記正出
力端子に出力させるとともに上記データ入力回路の反転
出力ノードに現れた信号を上記反転出力端子に出力さ
せ、上記データ帰還回路の正出力ノードに現れた信号が
上記データ安定化回路からの安定化信号に基づいた信号
であると、上記データ帰還回路の正出力ノードに現れた
信号を上記正出力端子に出力させるとともに上記データ
帰還回路の反転出力ノードに現れた信号を上記反転出力
端子に出力させる選択回路を備えた順序回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142633A JPH061898B2 (ja) | 1986-06-17 | 1986-06-17 | 順序回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142633A JPH061898B2 (ja) | 1986-06-17 | 1986-06-17 | 順序回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298224A JPS62298224A (ja) | 1987-12-25 |
| JPH061898B2 true JPH061898B2 (ja) | 1994-01-05 |
Family
ID=15319885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142633A Expired - Lifetime JPH061898B2 (ja) | 1986-06-17 | 1986-06-17 | 順序回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061898B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2760017B2 (ja) * | 1989-03-13 | 1998-05-28 | 日本電気株式会社 | 論理回路 |
| JPH02305221A (ja) * | 1989-05-19 | 1990-12-18 | Mitsubishi Electric Corp | 論理回路 |
-
1986
- 1986-06-17 JP JP61142633A patent/JPH061898B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298224A (ja) | 1987-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5087835A (en) | Positive edge triggered synchronized pulse generator | |
| US4379974A (en) | Delay stage for a clock generator | |
| US4754171A (en) | High speed low power emitter coupled logic circuit | |
| JP2824444B2 (ja) | アドレス変化検出回路 | |
| JPH0648779B2 (ja) | フリップフロップ回路 | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| JPH0946189A (ja) | クロック供給回路 | |
| US5134312A (en) | Shared current source for alpha particle insensitive bipolar latch | |
| US3942037A (en) | MOS edge sensing circuit | |
| JPH061898B2 (ja) | 順序回路 | |
| US3813563A (en) | Flip-flop circuit | |
| US4256976A (en) | Four clock phase N-channel MOS gate | |
| US4293780A (en) | Digital integrated semiconductor circuit | |
| US4771187A (en) | Bistable circuit | |
| JP2570492B2 (ja) | 半導体回路 | |
| EP0091721A2 (en) | Read resettable memory circuit | |
| JPH0983317A (ja) | 短パルス除去回路 | |
| JPH0193916A (ja) | 同期式状態保持回路 | |
| JP2674480B2 (ja) | ラッチ回路 | |
| JPH05322984A (ja) | テスト入力回路 | |
| JPH05315902A (ja) | Ｅｃｌラッチ回路 | |
| JPS594231A (ja) | 高速論理回路 | |
| JPS5923133B2 (ja) | インバ−タ回路 | |
| JPS5821236Y2 (ja) | 集積回路装置 | |
| JPH01248827A (ja) | 半導体集積回路 |