JPS6273761A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6273761A JPS6273761A JP60213813A JP21381385A JPS6273761A JP S6273761 A JPS6273761 A JP S6273761A JP 60213813 A JP60213813 A JP 60213813A JP 21381385 A JP21381385 A JP 21381385A JP S6273761 A JPS6273761 A JP S6273761A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- hole
- capacitor
- memory cell
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１つのトランジスタと１つの容聞ンｆとを組み
合わせてメモリセルを構成した゛Ｆ−７９体メモリ装置
にかかり、特に容ｆｉｌ素子を半導体基板表面に穿孔し
た溝内に形成した半ｉ４’＋体メ七り装置に関する。
合わせてメモリセルを構成した゛Ｆ−７９体メモリ装置
にかかり、特に容ｆｉｌ素子を半導体基板表面に穿孔し
た溝内に形成した半ｉ４’＋体メ七り装置に関する。
一般に、ダイナミックＲＡＭ（以下Ｄ１でＡＭという）
のメモリセルは、電荷を蓄積し情報を保持するためのＭ
ＯＳキャパシタと、その電荷を外部回路との間でやりと
りＪるためのスイッヂトランジスタ（転送１〜ランジス
タ）とにより構成されている。
のメモリセルは、電荷を蓄積し情報を保持するためのＭ
ＯＳキャパシタと、その電荷を外部回路との間でやりと
りＪるためのスイッヂトランジスタ（転送１〜ランジス
タ）とにより構成されている。
第３図はこのような従来の半導体メ七り装置に使用され
ているメしリヒルの構成を示づ素子断面図である。この
メモリセルは、半導体基板１１上にゲート絶縁膜１２を
介して配、；９された第１相シリコンゲート電極１３を
上部電極どし、半導体基板１１と逆導電型の不純物層１
４を下部電極とりるＭ ＯＳ ＊ １−バシタど、グー
１−絶縁膜１５を介しで配設された第２相ポリシリコン
ゲート電極１６をゲート電極とし、Ｍ板１１と逆導電型
高溢疫不純物拡散領域１７をドレイン領域とし、さらに
不純物層１４をソースとするＭＯ８Ｉ−ランジスタとか
ら構成されている。
ているメしリヒルの構成を示づ素子断面図である。この
メモリセルは、半導体基板１１上にゲート絶縁膜１２を
介して配、；９された第１相シリコンゲート電極１３を
上部電極どし、半導体基板１１と逆導電型の不純物層１
４を下部電極とりるＭ ＯＳ ＊ １−バシタど、グー
１−絶縁膜１５を介しで配設された第２相ポリシリコン
ゲート電極１６をゲート電極とし、Ｍ板１１と逆導電型
高溢疫不純物拡散領域１７をドレイン領域とし、さらに
不純物層１４をソースとするＭＯ８Ｉ−ランジスタとか
ら構成されている。
なおメモリセルは素子分離用の厚い絶縁膜１８により互
いに電気的に分離されている。このようなメモリセル中
のＭ ＯＳキせバシタに蓄積しつる電荷の吊は、ＭＯＳ
キャパシタを形成づるゲート絶縁膜１２の厚さＪ３よび
その面積により定まる。
いに電気的に分離されている。このようなメモリセル中
のＭ ＯＳキせバシタに蓄積しつる電荷の吊は、ＭＯＳ
キャパシタを形成づるゲート絶縁膜１２の厚さＪ３よび
その面積により定まる。
また情報を読み出ず際に読み出される信号の大きさは、
その蓄積電荷吊の大きさで定まる。したがって蓄積電荷
吊を大きくするためにはゲート絶縁膜１２の厚さを薄く
し、かつその面積を大きくする必要がある。
その蓄積電荷吊の大きさで定まる。したがって蓄積電荷
吊を大きくするためにはゲート絶縁膜１２の厚さを薄く
し、かつその面積を大きくする必要がある。
第３図に示すような平面型のＭＯＳ Ｉ−ランジスタを
用いた場合グー１へ絶縁膜１２の厚さとその面積におの
ずから限界が生じ、高密電化の妨げどなる。
用いた場合グー１へ絶縁膜１２の厚さとその面積におの
ずから限界が生じ、高密電化の妨げどなる。
このような問題点を解決するための改良された要領素子
の構造が、例えば特開昭５２−１４８３８５号公報、特
開昭５２−１４９９８９号公報に１２案されている。
の構造が、例えば特開昭５２−１４８３８５号公報、特
開昭５２−１４９９８９号公報に１２案されている。
これらに開示されているＭＯＳキャパシタはトレンヂキ
セバシタと呼ばれるもので、半導体基板表面に穴を形成
し、その内面を酸化しでキトバシタとして用いるような
ｈ”４ Ｇとなっている。
セバシタと呼ばれるもので、半導体基板表面に穴を形成
し、その内面を酸化しでキトバシタとして用いるような
ｈ”４ Ｇとなっている。
第４図は従来のいわゆる溝型キ（・バシタの平面図を示
したものであり、第５図はその断面図を示したものであ
る。
したものであり、第５図はその断面図を示したものであ
る。
セルキャパシタの基板２０１内に穴２０２を形成し、こ
の内壁面に酸化膜２０６を形成してその表面にセルプレ
ート２０３をポリシリコン等で形成することによりこの
セルプレー１−２０３を上部電極とし、基板２０１表面
に拡散された不純物拡ｒｌ１層２０７を下部電極とする
溝型キＩ７バシタが構成される。
の内壁面に酸化膜２０６を形成してその表面にセルプレ
ート２０３をポリシリコン等で形成することによりこの
セルプレー１−２０３を上部電極とし、基板２０１表面
に拡散された不純物拡ｒｌ１層２０７を下部電極とする
溝型キＩ７バシタが構成される。
穴２０２の形成により半導体基板２０１の表面には大き
な凹凸が形成されることになり、セルプレート２０３や
その上を通る他のメモリセルの転送トランジスタのゲー
ト配線２０４による段差により、それらの上を通るビッ
トライン２０５に段切れが生じ易くなる。
な凹凸が形成されることになり、セルプレート２０３や
その上を通る他のメモリセルの転送トランジスタのゲー
ト配線２０４による段差により、それらの上を通るビッ
トライン２０５に段切れが生じ易くなる。
第６図は溝の埋め込みを行なった従来の溝型キャパシタ
の断面図を示したものである。穴２０２をうめるために
ポリシリコン等の充填材２０８を穴２０２内に形成して
いる。しかしこのような埋め込みを行なうＩ〔めに酸化
拡散Ｊ５よびエツチング等の工程が数工程さらに必要と
なるため、これがメ［り装置のコストアップにつながる
という欠点かあった。
の断面図を示したものである。穴２０２をうめるために
ポリシリコン等の充填材２０８を穴２０２内に形成して
いる。しかしこのような埋め込みを行なうＩ〔めに酸化
拡散Ｊ５よびエツチング等の工程が数工程さらに必要と
なるため、これがメ［り装置のコストアップにつながる
という欠点かあった。
本発明は上記事情を考慮してなされたもので、ＭＯＳキ
ｔ？バシタの容■を十分大きく取りつつ、メモリヒルの
占める面積を低減し高密度化を可能どし、かつ￥Ｊ造プ
ロセスを容易にすることにより、高歩留りとターンアラ
ウンドタイムの低減を計ることのできる半導体メ七り菰
首を捉洪することを目１自とする。
ｔ？バシタの容■を十分大きく取りつつ、メモリヒルの
占める面積を低減し高密度化を可能どし、かつ￥Ｊ造プ
ロセスを容易にすることにより、高歩留りとターンアラ
ウンドタイムの低減を計ることのできる半導体メ七り菰
首を捉洪することを目１自とする。
本発明の半導体メモリ装置は、１つのメ［リヒルの渦が
他のメ［リセルの転送１−ランジスタのゲート配線の直
下にのみ位１占するように構成したことをＩＳ徴とする
ものである。
他のメ［リセルの転送１−ランジスタのゲート配線の直
下にのみ位１占するように構成したことをＩＳ徴とする
ものである。
第１図および第２図は本発明の一実施例に係る半導体メ
モリ装置の断面図および平面図を示したものである。
モリ装置の断面図および平面図を示したものである。
なお第１図に示す断面図は、第２図中にＢ−Ｂ’で示す
線に沿つＣ切断した部分の断面図である。
線に沿つＣ切断した部分の断面図である。
セルキャパシタの基板１０１内に形成される穴１０２の
位置は、上部゛電極を構成するセルプレート電極１０３
の上を通過する他のメモリセルの転送トランジスタのゲ
ート配線１０４の直下にのみ位置するように構成されて
いる。
位置は、上部゛電極を構成するセルプレート電極１０３
の上を通過する他のメモリセルの転送トランジスタのゲ
ート配線１０４の直下にのみ位置するように構成されて
いる。
りなわら、穴１０２がゲート配線１０４によりおおわれ
る構造となる。このような構造にすることによりさらに
このゲート配線１０４の上を通るピットライン１０５に
対づる下地の段差はＬしく低減される。
る構造となる。このような構造にすることによりさらに
このゲート配線１０４の上を通るピットライン１０５に
対づる下地の段差はＬしく低減される。
すなわち穴１０２を形成したことによる半導体基板１０
１の表面の凹凸をセルプレート電極１０３およびその士
を通過する他のメモリセルの転送トランジスタのゲー１
へ配線１０４を用いて穴埋めを兼用させるようにしてい
る。このようにして形成した溝によるキャパシタンスの
増加は、セルキャパシタの面積に対する溝の開口面積の
割合いを約２０〜３０％とし、溝の深さを１．０〜１．
５μｍとなるに設計すると、約５０〜７０％となる。
１の表面の凹凸をセルプレート電極１０３およびその士
を通過する他のメモリセルの転送トランジスタのゲー１
へ配線１０４を用いて穴埋めを兼用させるようにしてい
る。このようにして形成した溝によるキャパシタンスの
増加は、セルキャパシタの面積に対する溝の開口面積の
割合いを約２０〜３０％とし、溝の深さを１．０〜１．
５μｍとなるに設計すると、約５０〜７０％となる。
さらに集積度が向上し、セルキャパシタの面積が小ざく
なれば相対的に溝の開口面積の割合いが増加し、従って
容量の増加率は向上することになる。
なれば相対的に溝の開口面積の割合いが増加し、従って
容量の増加率は向上することになる。
なお、セルプレート電極１０３やゲート配線１０４の配
線材料として通常はポリシリコンを用いる場合が多いが
、モリブデンやタングステン等の高融点金属を用いるこ
とも可能であり、この場合にも同様に本発明は適用でき
る。
線材料として通常はポリシリコンを用いる場合が多いが
、モリブデンやタングステン等の高融点金属を用いるこ
とも可能であり、この場合にも同様に本発明は適用でき
る。
以上の通り本発明によれば、１つのメモリセルの溝型キ
ャパシタの開口が他のメモリセルの転送トランジスタの
ゲート配線の直下にのみ位置するように構成されている
ため、満’Ｓ’！−１ｔＪパシタンスの穴埋めが効果的
に行われるため半導体基板表面に凹凸が少なくなり、配
線の段切れを６３こづことがなくなるという利点がある
。
ャパシタの開口が他のメモリセルの転送トランジスタの
ゲート配線の直下にのみ位置するように構成されている
ため、満’Ｓ’！−１ｔＪパシタンスの穴埋めが効果的
に行われるため半導体基板表面に凹凸が少なくなり、配
線の段切れを６３こづことがなくなるという利点がある
。
また製造ブ［コセスを増加させること４Ｔ＜満！ｌ：ｊ
、Ｘヤバシタを構成することがぐきるため、メしり装
置のＢ密度化が実現できしかも製造」ス１への１−背を
避けることができるという利点らある。
、Ｘヤバシタを構成することがぐきるため、メしり装
置のＢ密度化が実現できしかも製造」ス１への１−背を
避けることができるという利点らある。
第１図は本発明の一実施例にかかるメモリ装置のセル部
の断面図、第２図はその平面図、第３図は従来の半導体
メ七り装置のセル部の断面図、第４図は従来の溝型キャ
パシタンスの平面図、第５図はその八−Ａ′断面図、第
６図は溝の埋め込みを行なった従来の溝型キャパシタン
スの断面図である。 １０１・・・半導体基板、１０２・・・キャパシタ部に
形成された溝（穴）、１０３・・・セルプレー１−電極
、１０４・・・他のメモリセルの転送トランジスタのゲ
−１へ配線、１０５・・・ピッ１〜ライン。 出願人代理人 佐 藤 −雄 刃り ち １ 困 汽３ 図
の断面図、第２図はその平面図、第３図は従来の半導体
メ七り装置のセル部の断面図、第４図は従来の溝型キャ
パシタンスの平面図、第５図はその八−Ａ′断面図、第
６図は溝の埋め込みを行なった従来の溝型キャパシタン
スの断面図である。 １０１・・・半導体基板、１０２・・・キャパシタ部に
形成された溝（穴）、１０３・・・セルプレー１−電極
、１０４・・・他のメモリセルの転送トランジスタのゲ
−１へ配線、１０５・・・ピッ１〜ライン。 出願人代理人 佐 藤 −雄 刃り ち １ 困 汽３ 図
Claims (1)
- 半導体基板表面に穿孔した溝内に形成された容量素子
と、この容量素子に近接する前記半導体基板表面に形成
された転送トランジスタとを結合させてメモリセルを構
成する半導体メモリ装置において、１つのメモリセルの
前記溝が他のメモリセルの転送トランジスタのゲート配
線の直下にのみ位置するように構成したことを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213813A JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213813A JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273761A true JPS6273761A (ja) | 1987-04-04 |
| JPH0650766B2 JPH0650766B2 (ja) | 1994-06-29 |
Family
ID=16645455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213813A Expired - Fee Related JPH0650766B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650766B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| CN100378538C (zh) * | 2002-06-22 | 2008-04-02 | 三星电子株式会社 | 背光组件和直接照明式液晶显示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691772B2 (en) * | 2011-03-03 | 2017-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including memory cell which includes transistor and capacitor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-09-27 JP JP60213813A patent/JPH0650766B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60152059A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| CN100378538C (zh) * | 2002-06-22 | 2008-04-02 | 三星电子株式会社 | 背光组件和直接照明式液晶显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650766B2 (ja) | 1994-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07130871A (ja) | 半導体記憶装置 | |
| JPH0682800B2 (ja) | 半導体記憶装置 | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JPS63158869A (ja) | 半導体メモリ装置 | |
| JPS6187358A (ja) | 半導体記憶装置およびその製造方法 | |
| US4921815A (en) | Method of producing a semiconductor memory device having trench capacitors | |
| JPS6173366A (ja) | 半導体装置 | |
| JP2702121B2 (ja) | 半導体記憶装置 | |
| JPS62193273A (ja) | 半導体記憶装置 | |
| JPS6273761A (ja) | 半導体メモリ装置 | |
| JPS62229872A (ja) | 半導体記憶装置 | |
| JP2519216B2 (ja) | 半導体記憶装置 | |
| JP2574231B2 (ja) | 半導体メモリ装置 | |
| JPS62137863A (ja) | 半導体メモリ装置 | |
| JPS63136559A (ja) | 半導体記憶装置におけるプレート配線形成法 | |
| JPH0746700B2 (ja) | １トランジスタ型ｄｒａｍ装置 | |
| JPS62208662A (ja) | 半導体記憶装置 | |
| JPH0286165A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6156450A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JP2905583B2 (ja) | 半導体集積回路装置 | |
| JPS6156449A (ja) | 半導体記憶装置 | |
| JP2634272B2 (ja) | 半導体装置 | |
| JPH04267558A (ja) | 半導体装置 | |
| JPS6358863A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |