JPH069235B2 - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法Info
- Publication number
- JPH069235B2 JPH069235B2 JP61235362A JP23536286A JPH069235B2 JP H069235 B2 JPH069235 B2 JP H069235B2 JP 61235362 A JP61235362 A JP 61235362A JP 23536286 A JP23536286 A JP 23536286A JP H069235 B2 JPH069235 B2 JP H069235B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- mos transistor
- gate
- sit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/197—Bipolar transistor image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像装置及びその製造方法に関する。さら
に詳しくは本発明による固体撮像装置は高感度、低雑音
で小型なもので家庭用ムービーカメラから放送用のテレ
ビカメラなどへの応用及びその高感度なことを利用した
天体観測用ビデオカメラなどの利用ができる。
に詳しくは本発明による固体撮像装置は高感度、低雑音
で小型なもので家庭用ムービーカメラから放送用のテレ
ビカメラなどへの応用及びその高感度なことを利用した
天体観測用ビデオカメラなどの利用ができる。
SIT（静電誘導トランジスタ（以下SITと略す））イメー
ジセンサにおいて、周辺回路をｎＭＯＳ技術で製造し、
かつSITイメージセンサエリアをＵ溝分離で製造する同
時形成は既に提案、実施されている。
ジセンサにおいて、周辺回路をｎＭＯＳ技術で製造し、
かつSITイメージセンサエリアをＵ溝分離で製造する同
時形成は既に提案、実施されている。
本発明者らは、SITのゲート・ソースを同時マスクで定
義することで素子ばらつきを抑えられることを見出し、
かつＵ溝分離技術を用いて開口率を高める、周辺ｎMOS
同時プロセス技術を見出した。
義することで素子ばらつきを抑えられることを見出し、
かつＵ溝分離技術を用いて開口率を高める、周辺ｎMOS
同時プロセス技術を見出した。
縦型静電誘導トランジスタをアレイ状に並べて構成され
る固体撮像装置では、高感度、低雑音、高速、高集積度
といった特長があった。その固体撮像装置をばらつきを
最小におさえかつ読み出し回路を同一基板上へつくるこ
とは非常に難しかった。
る固体撮像装置では、高感度、低雑音、高速、高集積度
といった特長があった。その固体撮像装置をばらつきを
最小におさえかつ読み出し回路を同一基板上へつくるこ
とは非常に難しかった。
各画素を構成するSITをポリシリコンが充填されたＵ溝
分離領域でとり囲むことで画素間分離を行う。
分離領域でとり囲むことで画素間分離を行う。
読み出し回路を構成するMOSトランジスタをSITと同時プ
ロセスで共通に形成できる部分は共通のマスクを使って
形成する工程を発明した。SITのゲート、ソースを同時
マスクで形成することでばらつきをおさえた。
ロセスで共通に形成できる部分は共通のマスクを使って
形成する工程を発明した。SITのゲート、ソースを同時
マスクで形成することでばらつきをおさえた。
各画素を構成するSITをＵ溝分離することで画素間の分
離は十分かつ高開口率、高集積化ができる。
離は十分かつ高開口率、高集積化ができる。
SITとMOSトランジスタを同時プロセスとすることでマス
ク工程を12回と少ない回数にすることができる。SITの
ゲート・ソースをセルフアラインで形成することでばら
つきをおさえることができる。
ク工程を12回と少ない回数にすることができる。SITの
ゲート・ソースをセルフアラインで形成することでばら
つきをおさえることができる。
〔実施例〕 第１図は、本発明の固体撮像装置の一実施例を構成する
一画素のSITの概略断面図と、そのSITからなる光検出部
の読み出し回路を構成するMOSトランジスタの１つの概
略断面図である。
一画素のSITの概略断面図と、そのSITからなる光検出部
の読み出し回路を構成するMOSトランジスタの１つの概
略断面図である。
第１図のSITにおいてn+型Si基板１上に低不純物密度のn
-型エピタキシャル層２が形成されており、このn-型エ
ピタキシャル層２の表面部分にp+ゲート領域５及びその
p+ゲート領域５の間にドレイン又はソースとなるn+領域
４がp+ゲート領域５の方がn+領域４よりも深くなるよう
に形成されている。ここで、本発明の縦型構造のＳＩＴ
ではn+領域及びn+型Si基板１のどちらをソースとしても
動作が可能であり、読み出し方式の違いにより、それは
決定されるものである。
-型エピタキシャル層２が形成されており、このn-型エ
ピタキシャル層２の表面部分にp+ゲート領域５及びその
p+ゲート領域５の間にドレイン又はソースとなるn+領域
４がp+ゲート領域５の方がn+領域４よりも深くなるよう
に形成されている。ここで、本発明の縦型構造のＳＩＴ
ではn+領域及びn+型Si基板１のどちらをソースとしても
動作が可能であり、読み出し方式の違いにより、それは
決定されるものである。
さらに一画素を構成するSITはＵ溝分離領域３によって
それぞれ分離されている。p+ゲート領域５の上にはSiO2
５によって絶縁されたポリシリコンゲート電極５′が
p+ゲート領域とキャパシタを構成するように形成されて
いる。n+領域４はポリシリコン４′によって電極がとら
れ、そのポリシリコン４′の一部分の上にAl電極が４″
が形成されている。以上が本発明の固体撮像装置の光検
出部の一画素を構成するSITの構造上の特徴である。
それぞれ分離されている。p+ゲート領域５の上にはSiO2
５によって絶縁されたポリシリコンゲート電極５′が
p+ゲート領域とキャパシタを構成するように形成されて
いる。n+領域４はポリシリコン４′によって電極がとら
れ、そのポリシリコン４′の一部分の上にAl電極が４″
が形成されている。以上が本発明の固体撮像装置の光検
出部の一画素を構成するSITの構造上の特徴である。
第１図には、さらに上で説明したSITと同時にプロセス
によって作られる、読みし回路を構成するMOSトランジ
スタの１つの概略断面図が示してあるが、これは通常の
MOSトランジスタであり、n-型エピタキシャル層２の上
にｐウェル領域７が形成されその中にソース又はドレイ
ンとなるn+領域９、10が、又そのｐウェル領域７の上面
にゲート酸化膜となるSiO211が、そのがそのSiO211上に
ゲートとなるポリシリコンゲート12などが形成されてい
る。
によって作られる、読みし回路を構成するMOSトランジ
スタの１つの概略断面図が示してあるが、これは通常の
MOSトランジスタであり、n-型エピタキシャル層２の上
にｐウェル領域７が形成されその中にソース又はドレイ
ンとなるn+領域９、10が、又そのｐウェル領域７の上面
にゲート酸化膜となるSiO211が、そのがそのSiO211上に
ゲートとなるポリシリコンゲート12などが形成されてい
る。
n+型半導体基板１にはAl電極１″が全面に形成されて、
全てのSITに共通な主電極のAl電極となっている。
全てのSITに共通な主電極のAl電極となっている。
第１図に示されるn+型Si基板１の上につくられたＵ溝分
離されたSITを一画素とし、そのSITからなる光検出器の
読み出し回路をその光検出部と同一基板上に製作された
MOSトランジスタで構成する固体撮像装置は、第２図を
参照して以下に説明する本発明の製造方法の実施例によ
り得ることができる。まず、比抵抗約２×10-2Ω・cmの
n+型（100）Si基板１を準備する。このn+型Si基板１の
上に不純物密度10-3〜1015cm-3程度で厚さ約５〜６μｍ
のn-型エピタキシャル層２を形成する。このn-エピタキ
シャル層２の厚さは光検出器となるSITの電気的特性と
分光感度特性などを考慮して決定される。（第２図
(a)） 次にウェット酸化により厚さ600Å程度のSiO2６を形成
する。マスク工程によってSiO2６を通してＢ（ボロン）
を２×1012cm-2程度の不純物ドーブ量で100keＶの加速
電圧でイオン注入する。（第２図(b)） その後、アニーリングし、熱拡散によりｐウェル７を形
成するが、後の工程を考えてＢの熱拡散深さは所望のｐ
ウエル７よりは浅くなっている。さらにウェット酸化に
よりSiO2６の厚さを5000Å程度としておく。（第２図
(c)） 次にマスク工程を経てSiO2エッチング、Siのプラズマエ
ッチングによって深さ４〜５μｍ、幅２〜３μｍのＵ溝
３を形成する。（第２図(d)） 更に、Siのスライトエッチングを行ない、1100℃で100
分間のドライ酸化によって厚さ1500Å程度のSiO2を形成
し、ＬＰＣＶＤによってポリシリコンをデポジションす
る。（第２図(e)） ポリシリコンの表面部分のみをエッチング（プラズマエ
ッチング）除去した後、SiO2をエッチング除去する。
（第２図(f)） 次にウエット酸化により厚さ600Å程度のSiO2を形成
し、SiO2の上面にさらにCVD法によって厚さ1500Å程度
のSi3N4領域を形成する。（第２図(g)） その後マスク工程を経てMOSトランジスタのp+チャンネ
ルストッパ領域８となる部分の上面が取り除かれたレジ
スト及びSi3N4をマスクと、Ｂを不純物ドーズ量５×10
13cm-2程度で加速電圧100keＶでイオン注入する。（第
２図(h)） 続いてマスク工程によってMOSトランジスタを形成する
部分を除いてSi3N4をプラズマエッチングで除去する。
（第２図(i)） 更にSi3N4をマスクとしてLOCOSによってウェット酸化で
厚さ600Å程度のフイールド酸化膜SiO2６を形成し、Si3
N4をプラズマエッチングで除去する。（第２図(j)） そして、マスク工程を経てSITのp+ゲート５及びソース
又はドレイン領域４となる部分のSiO2６をエッチング除
去する。前記LOCOSとそれにつづくアニーリングによっ
てｐウェル７、p+チャンネルストッパ領域８が熱拡散に
よって所望の深さに形成される。（第２図(k)） その後、ウェット酸化によって600Å程度の厚さのSiO2
を上記エッチング除去されたSiO2６の部分（SITのp+ゲ
ート及びn+ドレイ又はソースとなるそれぞれの領域の上
面）に形成する。次にAlの全面に蒸着し、MOSトランジ
スタの領域とSITのn+ドレイン又はソースとなるそれぞ
れの領域の上面を除いてマスク工程を経てエッチング除
去する。このAlとSiO2６をマスクとしてＢを５×1015cm
-2程度の不純物ドーズ量で加速電圧50keＶでイオン注入
する。（第２図(l)） 次にAlをエッチング除去した後、アニーリングしてSIT
のp+ゲート５を深さ３μｍ程度に形成する。このp+ゲー
ト５の間隔及び深さがSITの特性を最も良く決める要因
の一つであり、あらかじめ光検出器として最適なSITと
なるよう決められる。（第２図(m)） 更にSITのp+ゲート領域５及びソース又はドレイン領域
４の上面のSiO2とMOSトランジスタとなる領域のSiO2を
エッチング除去する（第２図(n)） 続いてSITのp+ゲート酸化膜５及びMOSトランジスタの
ゲート酸化膜11を形成する。これは例えば1100℃におい
てO2＋HClの雰囲気中で約13分間酸化することにより得
られた厚さ700Å程度のSiO2膜である。次にMOSトランジ
スタをデプレション型とするか、エンハンスメント型と
するかによってマスク工程を経てイオン注入によりチャ
ンネルドープ13を行う。（第２図(o)） 第２図(o)ではE/D MOSインバータの負荷トランジスタと
なるデプレション型のMOSトランジスタを形成する場合
を示している。例えばこのときＰを不純物ドーズ量２．
０×1012cm-2で加速電圧120keＶでイオン注入する。エ
ンハンスメント型とする場合はＢを５×1011cm-2程度の
不純物ドーズ量で加速電圧60keＶでイオン注入する。
離されたSITを一画素とし、そのSITからなる光検出器の
読み出し回路をその光検出部と同一基板上に製作された
MOSトランジスタで構成する固体撮像装置は、第２図を
参照して以下に説明する本発明の製造方法の実施例によ
り得ることができる。まず、比抵抗約２×10-2Ω・cmの
n+型（100）Si基板１を準備する。このn+型Si基板１の
上に不純物密度10-3〜1015cm-3程度で厚さ約５〜６μｍ
のn-型エピタキシャル層２を形成する。このn-エピタキ
シャル層２の厚さは光検出器となるSITの電気的特性と
分光感度特性などを考慮して決定される。（第２図
(a)） 次にウェット酸化により厚さ600Å程度のSiO2６を形成
する。マスク工程によってSiO2６を通してＢ（ボロン）
を２×1012cm-2程度の不純物ドーブ量で100keＶの加速
電圧でイオン注入する。（第２図(b)） その後、アニーリングし、熱拡散によりｐウェル７を形
成するが、後の工程を考えてＢの熱拡散深さは所望のｐ
ウエル７よりは浅くなっている。さらにウェット酸化に
よりSiO2６の厚さを5000Å程度としておく。（第２図
(c)） 次にマスク工程を経てSiO2エッチング、Siのプラズマエ
ッチングによって深さ４〜５μｍ、幅２〜３μｍのＵ溝
３を形成する。（第２図(d)） 更に、Siのスライトエッチングを行ない、1100℃で100
分間のドライ酸化によって厚さ1500Å程度のSiO2を形成
し、ＬＰＣＶＤによってポリシリコンをデポジションす
る。（第２図(e)） ポリシリコンの表面部分のみをエッチング（プラズマエ
ッチング）除去した後、SiO2をエッチング除去する。
（第２図(f)） 次にウエット酸化により厚さ600Å程度のSiO2を形成
し、SiO2の上面にさらにCVD法によって厚さ1500Å程度
のSi3N4領域を形成する。（第２図(g)） その後マスク工程を経てMOSトランジスタのp+チャンネ
ルストッパ領域８となる部分の上面が取り除かれたレジ
スト及びSi3N4をマスクと、Ｂを不純物ドーズ量５×10
13cm-2程度で加速電圧100keＶでイオン注入する。（第
２図(h)） 続いてマスク工程によってMOSトランジスタを形成する
部分を除いてSi3N4をプラズマエッチングで除去する。
（第２図(i)） 更にSi3N4をマスクとしてLOCOSによってウェット酸化で
厚さ600Å程度のフイールド酸化膜SiO2６を形成し、Si3
N4をプラズマエッチングで除去する。（第２図(j)） そして、マスク工程を経てSITのp+ゲート５及びソース
又はドレイン領域４となる部分のSiO2６をエッチング除
去する。前記LOCOSとそれにつづくアニーリングによっ
てｐウェル７、p+チャンネルストッパ領域８が熱拡散に
よって所望の深さに形成される。（第２図(k)） その後、ウェット酸化によって600Å程度の厚さのSiO2
を上記エッチング除去されたSiO2６の部分（SITのp+ゲ
ート及びn+ドレイ又はソースとなるそれぞれの領域の上
面）に形成する。次にAlの全面に蒸着し、MOSトランジ
スタの領域とSITのn+ドレイン又はソースとなるそれぞ
れの領域の上面を除いてマスク工程を経てエッチング除
去する。このAlとSiO2６をマスクとしてＢを５×1015cm
-2程度の不純物ドーズ量で加速電圧50keＶでイオン注入
する。（第２図(l)） 次にAlをエッチング除去した後、アニーリングしてSIT
のp+ゲート５を深さ３μｍ程度に形成する。このp+ゲー
ト５の間隔及び深さがSITの特性を最も良く決める要因
の一つであり、あらかじめ光検出器として最適なSITと
なるよう決められる。（第２図(m)） 更にSITのp+ゲート領域５及びソース又はドレイン領域
４の上面のSiO2とMOSトランジスタとなる領域のSiO2を
エッチング除去する（第２図(n)） 続いてSITのp+ゲート酸化膜５及びMOSトランジスタの
ゲート酸化膜11を形成する。これは例えば1100℃におい
てO2＋HClの雰囲気中で約13分間酸化することにより得
られた厚さ700Å程度のSiO2膜である。次にMOSトランジ
スタをデプレション型とするか、エンハンスメント型と
するかによってマスク工程を経てイオン注入によりチャ
ンネルドープ13を行う。（第２図(o)） 第２図(o)ではE/D MOSインバータの負荷トランジスタと
なるデプレション型のMOSトランジスタを形成する場合
を示している。例えばこのときＰを不純物ドーズ量２．
０×1012cm-2で加速電圧120keＶでイオン注入する。エ
ンハンスメント型とする場合はＢを５×1011cm-2程度の
不純物ドーズ量で加速電圧60keＶでイオン注入する。
次にマスク工程によって、SITのn+ソース又はドレイン
領域４の電極をとるためのコンタクトホールとMOSトラ
ンジスタの電極をとるためのコンタクトホールを形成す
るためにSiO2をエッチング除去する。（第２図(p)） その後、Ｐがドープされたｎ型ポリシリコン（DOPOS）
をCVD法によって、表面に形成し、SITのp+ゲート５上の
ポリシリコン電極５′、SITのドレイン又はソースのポ
リシリコン電極４′、MOSトランジスタのポリシリコン
電極、MOSトランジスタのドレイン電極及び図中には示
されていないが配線として用いるポリシリコンなどを除
いて、マスク工程を経てDOPOSをプラズマエッチングに
よって除去する。（第２図(q)） 続いてフィールド酸化膜とSITのp+ゲート上のSiO2とDOP
OS及びMOSトランジスタのゲート酸化膜とDOPOSをマスク
として、Ｐを３×1015cm-2程度の不純物ドーズ量で加速
電圧110keＶでイオン注入し、PSGをCVDによって厚さ400
0Å程度に形成した後、アニーリングによって、MOSトラ
ンジスタのn+ソース９及びn+ドレイン10を深さ約１．５
μｍに、SITのn+ドレイン又はソース領域４を深さ約１
μｍに形成する。（第２図(r)） 更にAl電極を形成するためにコンタクトホールを形成す
るが、マスク工程によってPSGをエッチングする。（第
２図(s)） 更にマスク工程によってSiO2をエッチングして形成す
る。（第２図(t)） その後、裏面のSiO2をエッチング除去し表面にAl−Si裏
面にAlを厚さ０．５μｍで蒸着し、マスク工程を経て不
要なAl−Siをエッチング除去する。（第２図(u)） 以上説明した本発明の製造方法は、n+基板上につくられ
た光検出器となるｎチャンネルSITと、読み出し回路を
構成するｎチャンネルMOSトランジスタを同時に同一の
半導体基板上に製作するのに適した製造方法で、使用す
るマスクも12枚と少なくてすむ。特に第２図(i)以降の
工程でのSITのゲート及びドレイン又はソースをセルフ
アラインで形成する工程はゲートとドレイン又はソース
の間隔を一定になるように製作することができる。
領域４の電極をとるためのコンタクトホールとMOSトラ
ンジスタの電極をとるためのコンタクトホールを形成す
るためにSiO2をエッチング除去する。（第２図(p)） その後、Ｐがドープされたｎ型ポリシリコン（DOPOS）
をCVD法によって、表面に形成し、SITのp+ゲート５上の
ポリシリコン電極５′、SITのドレイン又はソースのポ
リシリコン電極４′、MOSトランジスタのポリシリコン
電極、MOSトランジスタのドレイン電極及び図中には示
されていないが配線として用いるポリシリコンなどを除
いて、マスク工程を経てDOPOSをプラズマエッチングに
よって除去する。（第２図(q)） 続いてフィールド酸化膜とSITのp+ゲート上のSiO2とDOP
OS及びMOSトランジスタのゲート酸化膜とDOPOSをマスク
として、Ｐを３×1015cm-2程度の不純物ドーズ量で加速
電圧110keＶでイオン注入し、PSGをCVDによって厚さ400
0Å程度に形成した後、アニーリングによって、MOSトラ
ンジスタのn+ソース９及びn+ドレイン10を深さ約１．５
μｍに、SITのn+ドレイン又はソース領域４を深さ約１
μｍに形成する。（第２図(r)） 更にAl電極を形成するためにコンタクトホールを形成す
るが、マスク工程によってPSGをエッチングする。（第
２図(s)） 更にマスク工程によってSiO2をエッチングして形成す
る。（第２図(t)） その後、裏面のSiO2をエッチング除去し表面にAl−Si裏
面にAlを厚さ０．５μｍで蒸着し、マスク工程を経て不
要なAl−Siをエッチング除去する。（第２図(u)） 以上説明した本発明の製造方法は、n+基板上につくられ
た光検出器となるｎチャンネルSITと、読み出し回路を
構成するｎチャンネルMOSトランジスタを同時に同一の
半導体基板上に製作するのに適した製造方法で、使用す
るマスクも12枚と少なくてすむ。特に第２図(i)以降の
工程でのSITのゲート及びドレイン又はソースをセルフ
アラインで形成する工程はゲートとドレイン又はソース
の間隔を一定になるように製作することができる。
次に本発明の固体撮像装置を構成する光検出器であるSI
Tのマトリクスの構成方法とその光検出部の読み出し方
法と回路例を上げて本発明の固体撮像装置の動作をあわ
せて簡単に説明する。
Tのマトリクスの構成方法とその光検出部の読み出し方
法と回路例を上げて本発明の固体撮像装置の動作をあわ
せて簡単に説明する。
第３図(a)に本発明の固体撮像装置の構成と読み出し回
路、第３図(b)に読み出しパルスのタイミングチャート
を示す。
路、第３図(b)に読み出しパルスのタイミングチャート
を示す。
第１図に示した本発明による光検出器となるSIT15はn+
半導体基板１をソースとし、n-エピタキシャル層２の表
面に設けられたn+領域４をドレインとする倒立動作のSI
Tで全てのソースが共通でゲートが垂直アドレス線25
に、ドレインが水平出力線26に接続されている。
半導体基板１をソースとし、n-エピタキシャル層２の表
面に設けられたn+領域４をドレインとする倒立動作のSI
Tで全てのソースが共通でゲートが垂直アドレス線25
に、ドレインが水平出力線26に接続されている。
第３図(b)のパルスタイミングに従ってφTによって、ト
ランスファーMOSトランジスタ18がＯＮ状態のときにφP
によって水平出力線26はプリチャージ電源22によってあ
る電位（それは、SITの動作点によって決められる）に
充電され、その後垂直アドレス線25の１つにφGなるパ
ルスが加えられることによってその垂直アドレス線に接
続されている一列のSITは、一定の期間にSITに入射した
光によってチャンネル内の空乏層で発生したホールがp+
ゲートに蓄積されてゲートのポテンシャルは下がってい
るがチャンネルを流れるソースからの電子による電流が
検知しうるほどには大きくないようなノーマリーオフ型
のSITで、かつそのφGなるパルスがキャパシタ16を通し
て加わるとそのパルスが入射光量に対応して発生したホ
ールによるゲートで電位の変化に加わって、入射光量に
応じた放電を起す。このときp+ゲートに蓄積されたホー
ルはソースには出されゲートはリフレッシュされる。φ
Gの立ち下りとともにトランスファーMOSトランジスタ18
のOFF状態にすることによってSITの放電電荷量がトラン
スファーキャパシタ20の放電量としてそのトランスファ
ーキャパシタ20に記憶される。水平シフトレジスタから
φSなるパルスを第３図(b)のタイミングによって発生さ
せ、そのφSによってスイッチMOSトランジスタ19を順次
ON状態にすることによってトランスファーキャパシタ20
に記憶されていた光情報がトランスファーキャパシタ20
のビデオ電源23による充電によって出力端子24に順次電
気信号となって出力される。以下順次垂直アドレス線を
選択していく。
ランスファーMOSトランジスタ18がＯＮ状態のときにφP
によって水平出力線26はプリチャージ電源22によってあ
る電位（それは、SITの動作点によって決められる）に
充電され、その後垂直アドレス線25の１つにφGなるパ
ルスが加えられることによってその垂直アドレス線に接
続されている一列のSITは、一定の期間にSITに入射した
光によってチャンネル内の空乏層で発生したホールがp+
ゲートに蓄積されてゲートのポテンシャルは下がってい
るがチャンネルを流れるソースからの電子による電流が
検知しうるほどには大きくないようなノーマリーオフ型
のSITで、かつそのφGなるパルスがキャパシタ16を通し
て加わるとそのパルスが入射光量に対応して発生したホ
ールによるゲートで電位の変化に加わって、入射光量に
応じた放電を起す。このときp+ゲートに蓄積されたホー
ルはソースには出されゲートはリフレッシュされる。φ
Gの立ち下りとともにトランスファーMOSトランジスタ18
のOFF状態にすることによってSITの放電電荷量がトラン
スファーキャパシタ20の放電量としてそのトランスファ
ーキャパシタ20に記憶される。水平シフトレジスタから
φSなるパルスを第３図(b)のタイミングによって発生さ
せ、そのφSによってスイッチMOSトランジスタ19を順次
ON状態にすることによってトランスファーキャパシタ20
に記憶されていた光情報がトランスファーキャパシタ20
のビデオ電源23による充電によって出力端子24に順次電
気信号となって出力される。以下順次垂直アドレス線を
選択していく。
プリチャージMOSトランジスタ17、トランスファーMOSト
ランジスタ18、スイッチMOSトランジスタ19及び垂直シ
フトレジスタ27、水平シフトレジスタ28が同時プロセス
によってSITと同一基板上につくられたMOSトランジスタ
からなっている。
ランジスタ18、スイッチMOSトランジスタ19及び垂直シ
フトレジスタ27、水平シフトレジスタ28が同時プロセス
によってSITと同一基板上につくられたMOSトランジスタ
からなっている。
トランスファーキャパシタ20を大きくすることで出力を
大きくすることができるが、このトランスファーキャパ
シタはMOSトランジスタのｐウェル７中のp+チャンネル
ストッパ領域８を用いてSITのp+ゲート上の絶縁ポリシ
リコンゲートをつくる工程とまったく同じ工程でキャパ
シタを製作することで大きくすることができる。
大きくすることができるが、このトランスファーキャパ
シタはMOSトランジスタのｐウェル７中のp+チャンネル
ストッパ領域８を用いてSITのp+ゲート上の絶縁ポリシ
リコンゲートをつくる工程とまったく同じ工程でキャパ
シタを製作することで大きくすることができる。
垂直シフトレジスタ27及び水平シフトレジスタ28は例え
ばE/D MOSインバータによるシフトレジスタとスーパー
バッファによって構成することができる。
ばE/D MOSインバータによるシフトレジスタとスーパー
バッファによって構成することができる。
第３図(c)に本発明の固体撮像装置の構成と読み出し回
路を、第３図(d)に読み出しパルスのタイミングチャー
トを示す。
路を、第３図(d)に読み出しパルスのタイミングチャー
トを示す。
この実施例では第１図に示した本発明による光検出器と
なるSITは、正立動作である。すなわちn+Si基板１をド
レインとし、n-エピタキシャル層２の表面に設けられた
n+領域４をソースとして用いる。したがってドレインが
共通となる垂直アドレス線25にはゲートが、水平出力線
26にはソースが接続される。第３図(d)のパルスタイミ
ングに従って垂直アドレス線25の１つがφGなるパルス
によって選択されると、その垂直アドレス線に接続され
たSITは一定の期間にSITに入射した光によってチャンネ
ル内の空乏層で発生したホールがp+ゲートに蓄積されて
ゲートのポテンシャルは下がっているが、チャンネルを
流れるソースからの電子による電流が検知しうるほどに
は大きくないようなノーマリーオフ型のSITで、かつそ
のφGなるパルスが加わるとそのパルスが入射光量に対
応して発生したホールによるゲート電位の変化に加わっ
て入射光量に応じた放電をして、水平出力線26のそれぞ
れの電位を決める。φGの高いレベルの期間内に水平シ
フトレジスタ28からφSなるパルスを発生することによ
ってスイッチMOSトランジスタ19を順次ON状態にするこ
とによって垂直アドレス線25上のSITに入射した光情報
を電気信号として出力端子24に取り出すことができる。
水平アドレスの終った後φGのパルスをφRのパルスと同
時にあるリフレッシュレベルにすることでＳITのリフレ
ッシュと水平出力線26のリフレッシュをφRのパルスに
よってリフレッシュMOSトランジスタ17′をON状態にす
ることで同時に行う。以下順次垂直アドレス線を選択し
ていく。
なるSITは、正立動作である。すなわちn+Si基板１をド
レインとし、n-エピタキシャル層２の表面に設けられた
n+領域４をソースとして用いる。したがってドレインが
共通となる垂直アドレス線25にはゲートが、水平出力線
26にはソースが接続される。第３図(d)のパルスタイミ
ングに従って垂直アドレス線25の１つがφGなるパルス
によって選択されると、その垂直アドレス線に接続され
たSITは一定の期間にSITに入射した光によってチャンネ
ル内の空乏層で発生したホールがp+ゲートに蓄積されて
ゲートのポテンシャルは下がっているが、チャンネルを
流れるソースからの電子による電流が検知しうるほどに
は大きくないようなノーマリーオフ型のSITで、かつそ
のφGなるパルスが加わるとそのパルスが入射光量に対
応して発生したホールによるゲート電位の変化に加わっ
て入射光量に応じた放電をして、水平出力線26のそれぞ
れの電位を決める。φGの高いレベルの期間内に水平シ
フトレジスタ28からφSなるパルスを発生することによ
ってスイッチMOSトランジスタ19を順次ON状態にするこ
とによって垂直アドレス線25上のSITに入射した光情報
を電気信号として出力端子24に取り出すことができる。
水平アドレスの終った後φGのパルスをφRのパルスと同
時にあるリフレッシュレベルにすることでＳITのリフレ
ッシュと水平出力線26のリフレッシュをφRのパルスに
よってリフレッシュMOSトランジスタ17′をON状態にす
ることで同時に行う。以下順次垂直アドレス線を選択し
ていく。
MOSトランジスタ17′及び19、垂直シフトレジスタ27、
水平シフトレジスタ28が同時プロセスによってSITと同
一基板上につくられたMOSトランジスタからなることは
前に述べた例と同様である。
水平シフトレジスタ28が同時プロセスによってSITと同
一基板上につくられたMOSトランジスタからなることは
前に述べた例と同様である。
本発明によるSITイメージセンサと周辺ｎMOSトランジス
タによるドライバの同時プロセスでは周辺回路部とSIT
部をいくつかの工程を使って同時形成できることからマ
スク枚数を12枚〜14枚とすることができる。
タによるドライバの同時プロセスでは周辺回路部とSIT
部をいくつかの工程を使って同時形成できることからマ
スク枚数を12枚〜14枚とすることができる。
さらに本発明では各画素をＵ溝分離することで開口率を
上げることができ、高集積度化できる。
上げることができ、高集積度化できる。
第１図は、SITとMOSトランジスタの概略断面図、第２図
はSITとMOSトランジスタの同時プロセスの一例を説明す
るための概略断面図、第３図は本発明の固体撮像装置の
動作の説明図である。 １…n+型Si基板、２…低不純物密度n-型エピタキシャル
領域、３…Ｕ溝分離領域、４…SITのn+ソースまたはド
レイン領域、４′…SITのn+ソースまたはドレイン領域
４のポリシリコン電極、５…SITのp+型ゲート領域、
５′…SIFのp+ゲート領域５の絶縁ポリシリコン電極、
５…MOSキャパシタSiO2領域、６…SiO2、７…MOSトラ
ンジスタのｐウェル領域、８…MOSトランジスタのp+チ
ャンネルストッパ領域、９…MOSトランジスタのn+ソー
スまたはドレイン領域、10…MOSトランジスタのn+ソー
ス又はドレイン領域、11…MOSトランジスタのゲート酸
化膜、12…MOSトランジスタのポリシリコンゲート領
域、13…MOSトランジスタのチャンネル、15…SIT、16…
MOSキャパシタ、17…プリチャージMOSトランジスタ、1
7′…リフレッシュMOSトランジスタ、18…トランスファ
ーMOSトランジスタ、19…スイッチMOSトランジスタ、20
…トランスファーキャパシタ、27…垂直シフトレジス
タ、28…水平シフトレジスタ
はSITとMOSトランジスタの同時プロセスの一例を説明す
るための概略断面図、第３図は本発明の固体撮像装置の
動作の説明図である。 １…n+型Si基板、２…低不純物密度n-型エピタキシャル
領域、３…Ｕ溝分離領域、４…SITのn+ソースまたはド
レイン領域、４′…SITのn+ソースまたはドレイン領域
４のポリシリコン電極、５…SITのp+型ゲート領域、
５′…SIFのp+ゲート領域５の絶縁ポリシリコン電極、
５…MOSキャパシタSiO2領域、６…SiO2、７…MOSトラ
ンジスタのｐウェル領域、８…MOSトランジスタのp+チ
ャンネルストッパ領域、９…MOSトランジスタのn+ソー
スまたはドレイン領域、10…MOSトランジスタのn+ソー
ス又はドレイン領域、11…MOSトランジスタのゲート酸
化膜、12…MOSトランジスタのポリシリコンゲート領
域、13…MOSトランジスタのチャンネル、15…SIT、16…
MOSキャパシタ、17…プリチャージMOSトランジスタ、1
7′…リフレッシュMOSトランジスタ、18…トランスファ
ーMOSトランジスタ、19…スイッチMOSトランジスタ、20
…トランスファーキャパシタ、27…垂直シフトレジス
タ、28…水平シフトレジスタ
Claims (1)
- 【請求項１】縦型静電誘導トランジスタとＭＯＳトラン
ジスタを半導体基板となるシリコン基板上に同時に製作
する固体撮像装置の製造方法において、 ｉ）ｎ＋シリコン基板に、前記低不純物密度領域となる
ｎ−領域をエピタキシャル成長によって形成する工程。 ii）ＭＯＳトランジスタのウェル領域を形成するための
第１の不純物ドーピングを行い、熱処理によってウェル
領域を形成する工程。 iii）Ｕ溝を第１のエッチングによって前記ｎ＋シリコ
ン基板領域に達する深さに形成し、前記半導体基板の全
面を前記Ｕ溝も含めて酸化し、第１のポリシリコンを前
記Ｕ溝を埋めるまでデポジションさせ、Ｕ溝分離領域を
形成する工程。 iv）前記ＭＯＳトランジスタのチャンネルストッパ領域
を形成するための第２の不純物ドーピングを行い、熱処
理によって前記ＭＯＳトランジスタのチャンネルストッ
パ領域を形成する工程。 ｖ）前記ＭＯＳトランジスタを形成する部分以外の前記
低不純物密度領域の表面にＬＯＣＯＳによってフィール
ド酸化膜を形成した後、前記縦型静電誘導トランジスタ
のゲート領域と第２の主電極領域をセルフアラインにて
形成するための前記フィールド酸化膜のゲート領域の表
面部分とフィールド酸化膜の第２の主電極領域の表面部
分を同時にエッチングによって除去する工程。 vi）前記縦型静電誘導トランジスタの前記ゲート領域の
形成後に前記縦型静電誘導トランジスタの前記ゲート領
域上にキャパシタを構成するための第１のゲート酸化膜
を前記ＭＯＳトランジスタの第２のゲート酸化膜と同時
に形成し、前記ＭＯＳトランジスタのチャンネルドープ
を行う工程。 vii）前記縦型静電誘導トランジスタの前記ゲート領域
と前記キャパシタを構成するための前記第１の絶縁ゲー
ト領域及び前記ＭＯＳトランジスタの前記第２の絶縁ゲ
ート領域、さらに前記縦型静電誘導トランジスタの前記
第１の主電極の第１の電極領域としてのリン（Ｐ）がド
ープされたポリシリコン（ＤＯＰＯＳ）を同時に形成す
る工程。 viii）前記縦型静電誘導トランジスタの前記第２の主電
極領域と前記ＭＯＳトランジスタの前記第３の主電極及
び前記第４の主電極を同時に形成する工程。 を少なくとも含むことを特徴とする固体撮像装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235362A JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235362A JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388862A JPS6388862A (ja) | 1988-04-19 |
| JPH069235B2 true JPH069235B2 (ja) | 1994-02-02 |
Family
ID=16984961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235362A Expired - Lifetime JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069235B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4841249B2 (ja) * | 2003-06-30 | 2011-12-21 | ローム株式会社 | イメージセンサおよびフォトダイオードの分離構造の形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783097B2 (ja) * | 1986-01-16 | 1995-09-06 | 新技術事業団 | 半導体装置の製造方法 |
-
1986
- 1986-10-01 JP JP61235362A patent/JPH069235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6388862A (ja) | 1988-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7910426B2 (en) | Pixel and imager device having high-k dielectrics in isolation structures | |
| CN209389038U (zh) | 图像传感器 | |
| US7394056B2 (en) | Image sensor having pinned floating diffusion diode | |
| US8003506B2 (en) | Single poly CMOS imager | |
| JPS61285757A (ja) | 光電変換装置 | |
| JPH11274461A (ja) | 固体撮像装置とその製造方法 | |
| JP2002124657A (ja) | Ｃｍｏｓイメージセンサ | |
| JPH01274468A (ja) | 固体撮像素子の製造方法 | |
| JPH069236B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH069235B2 (ja) | 固体撮像装置の製造方法 | |
| JPH069234B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH0650771B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH069233B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH069237B2 (ja) | 固体撮像装置及びその製造方法 | |
| JP2906961B2 (ja) | 固体撮像装置 | |
| JPH0459828B2 (ja) | ||
| JPH0620121B2 (ja) | 半導体装置の製造方法 | |
| JPH06296004A (ja) | 固体撮像素子 | |
| JPH0566745B2 (ja) | ||
| JPH065838A (ja) | 固体撮像素子 | |
| JPS61121580A (ja) | 固体撮像装置 | |
| JPH0455026B2 (ja) | ||
| JPS64869B2 (ja) | ||
| JPH0228271B2 (ja) | ||
| JPH02224480A (ja) | 固体撮像素子 |