JPH0650811B2 - オン．デイレ−回路 - Google Patents
オン．デイレ−回路Info
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- JPH0650811B2 JPH0650811B2 JP24444085A JP24444085A JPH0650811B2 JP H0650811 B2 JPH0650811 B2 JP H0650811B2 JP 24444085 A JP24444085 A JP 24444085A JP 24444085 A JP24444085 A JP 24444085A JP H0650811 B2 JPH0650811 B2 JP H0650811B2
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- voltage
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えば鉄道信号等の分野においてフェイルセ
ーフな情報処理を行なう場合等に使用されるオン．ディ
レー回路に関し、ＰＵＴまたはＵＪＴの何れかによって
構成されたフェイルセーフな発振器と、一方の入力端子
に入力電圧があるときに他方の入力端子に入力された発
振器の出力パルスを記憶するフェイルセーフな論理積回
路とを組合せ、発振器を構成するＰＵＴのゲート電圧ま
たはＵＪＴのベース電圧を、論理積回路の一方の入力端
子に与えることにより、発振器側の回路故障によってオ
ン．ディレー．タイムが短縮されないようにし、フェイ
ルセーフ性を向上させるようにしたものである。
ーフな情報処理を行なう場合等に使用されるオン．ディ
レー回路に関し、ＰＵＴまたはＵＪＴの何れかによって
構成されたフェイルセーフな発振器と、一方の入力端子
に入力電圧があるときに他方の入力端子に入力された発
振器の出力パルスを記憶するフェイルセーフな論理積回
路とを組合せ、発振器を構成するＰＵＴのゲート電圧ま
たはＵＪＴのベース電圧を、論理積回路の一方の入力端
子に与えることにより、発振器側の回路故障によってオ
ン．ディレー．タイムが短縮されないようにし、フェイ
ルセーフ性を向上させるようにしたものである。
従来の技術 この種のオン．ディレー回路の基本は、本件出願人が先
に提案した特開昭 57 −157623号（特願昭 56 −42075
号）に既に開示されている。第４図はこの先行技術に開
示されたオン．ディレー回路で、１は電源入力端子、２
は定電圧回路、３は発振器、４は増幅器、５は論理積回
路である。
に提案した特開昭 57 −157623号（特願昭 56 −42075
号）に既に開示されている。第４図はこの先行技術に開
示されたオン．ディレー回路で、１は電源入力端子、２
は定電圧回路、３は発振器、４は増幅器、５は論理積回
路である。
定電圧回路２はトランジスタＱ１、基準電圧源となるツ
ェナーダイオードＺｄ及び抵抗Ｒ１とを備えて構成さ
れ、電源入力端子１に供給される入力電圧Ｖinを安定化
して、発振器３及び論理積回路４に電源となる入力電圧
Ｖｓ（Ｖｓ＜Ｖin）を供給するようになっている。
ェナーダイオードＺｄ及び抵抗Ｒ１とを備えて構成さ
れ、電源入力端子１に供給される入力電圧Ｖinを安定化
して、発振器３及び論理積回路４に電源となる入力電圧
Ｖｓ（Ｖｓ＜Ｖin）を供給するようになっている。
発振器３はＰＵＴ（プログラマブル．ユニジャンクショ
ン．トランジスタ）またはＵＪＴ（ユニジャンクショ
ン．トランジスタ）を使用して構成される。ここでは、
ＰＵＴを用いた例を示し、定電圧回路２の出力端から導
かれたホット側の電源線（イ）とコールド側の電源線
（ロ）との間に抵抗Ｒ２とコンデンサＣ１の直列回路を
接続すると共に、抵抗Ｒ２とコンデンサＣ１との接続点
にＰＵＴのアノードＡを接続してある。また、電源線
（イ）と電源線（ロ）との間に抵抗Ｒ４及びＲ５の直列
回路を接続し、抵抗Ｒ４、Ｒ５の接続点にＰＵＴのゲー
トＧを接続してある。そして、ＰＵＴのカソードＫを抵
抗Ｒ３を通して電源線（ロ）に接続してある。
ン．トランジスタ）またはＵＪＴ（ユニジャンクショ
ン．トランジスタ）を使用して構成される。ここでは、
ＰＵＴを用いた例を示し、定電圧回路２の出力端から導
かれたホット側の電源線（イ）とコールド側の電源線
（ロ）との間に抵抗Ｒ２とコンデンサＣ１の直列回路を
接続すると共に、抵抗Ｒ２とコンデンサＣ１との接続点
にＰＵＴのアノードＡを接続してある。また、電源線
（イ）と電源線（ロ）との間に抵抗Ｒ４及びＲ５の直列
回路を接続し、抵抗Ｒ４、Ｒ５の接続点にＰＵＴのゲー
トＧを接続してある。そして、ＰＵＴのカソードＫを抵
抗Ｒ３を通して電源線（ロ）に接続してある。
増幅器４は、抵抗Ｒ６、Ｒ７及びトランジスタＱ２を備
えて構成され、抵抗Ｒ３の両端に生じる発振器３の発振
出力を増幅した後、コンデンサＣ２を通して論理積回路
５に供給する。
えて構成され、抵抗Ｒ３の両端に生じる発振器３の発振
出力を増幅した後、コンデンサＣ２を通して論理積回路
５に供給する。
論理積回路５は、定電圧回路２によって安定化された入
力電圧Ｖｓを電源として動作すると共に、２つ備えられ
た入力端子Ａ、Ｂのうち、入力端子Ａに入力電圧Ｖinが
供給されているときに、入力端子Ｂに発振器３の出力パ
ルスが増幅器４を介して供給されると、この出力パルス
を記憶すると同時に、直流電圧Ｖ０を出力するようにな
っている。この記憶動作のため、論理積回路５の出力側
から入力端子Ｂに、ダイオードＤ２により帰還回路が付
加されている。入力端子Ａに入力電圧Ｖinがあるとき
に、入力端子Ｂに発振器３の出力パルスが入力される
と、前記帰還回路によって自己保持動作がかかり、発振
器３の出力パルスが記憶される。入力端子Ｂと電源線
（イ）との間にはクランプ用のダイオードＤ１が接続さ
れていて、入力端子Ｂに入力される出力パルスを入力電
圧Ｖｓにクランプするようになっている。
力電圧Ｖｓを電源として動作すると共に、２つ備えられ
た入力端子Ａ、Ｂのうち、入力端子Ａに入力電圧Ｖinが
供給されているときに、入力端子Ｂに発振器３の出力パ
ルスが増幅器４を介して供給されると、この出力パルス
を記憶すると同時に、直流電圧Ｖ０を出力するようにな
っている。この記憶動作のため、論理積回路５の出力側
から入力端子Ｂに、ダイオードＤ２により帰還回路が付
加されている。入力端子Ａに入力電圧Ｖinがあるとき
に、入力端子Ｂに発振器３の出力パルスが入力される
と、前記帰還回路によって自己保持動作がかかり、発振
器３の出力パルスが記憶される。入力端子Ｂと電源線
（イ）との間にはクランプ用のダイオードＤ１が接続さ
れていて、入力端子Ｂに入力される出力パルスを入力電
圧Ｖｓにクランプするようになっている。
論理積回路５は、２入力が所定値で入力された時に発振
して出力を生じ、回路故障によって出力電圧が消滅する
フェイルセーフな回路として構成されている。このよう
な論理積回路は、例えば特公昭 45 −29045 号、特公昭
48 −3077号公報等によって公知であり、論理積演算発
振器と整流回路とを組合せて構成される。第４図のＯＳ
Ｃ１は論理積演算発振器、ＲＣ１、ＲＣ２は整流回路で
ある。
して出力を生じ、回路故障によって出力電圧が消滅する
フェイルセーフな回路として構成されている。このよう
な論理積回路は、例えば特公昭 45 −29045 号、特公昭
48 −3077号公報等によって公知であり、論理積演算発
振器と整流回路とを組合せて構成される。第４図のＯＳ
Ｃ１は論理積演算発振器、ＲＣ１、ＲＣ２は整流回路で
ある。
上記のオン．ディレー回路において、第５図（ａ）に示
すように、ｔ０時に電源入力端子１に入力電圧Ｖinが供
給されると、定電圧回路２によって安定化された入力電
圧Ｖｓが発振器３及び論理積回路５に印加され、これら
が動作を開始する。
すように、ｔ０時に電源入力端子１に入力電圧Ｖinが供
給されると、定電圧回路２によって安定化された入力電
圧Ｖｓが発振器３及び論理積回路５に印加され、これら
が動作を開始する。
発振器３は、第５図（ｂ）に示すように、入力電圧Ｖｓ
が印加されたｔ０時から、抵抗Ｒ２とコンデンサＣ１に
よる時定数に依存したオン．ディレー．タイムＴｄ１だ
け遅れたｔ１時に出力パルスＰ１を発生する。この出力
パルスＰ１は増幅器４を通して論理積回路５の入力端子
Ｂに入力されるが、この時点では既に論理積回路５の入
力端子Ａに入力電圧Ｖinが供給されているから、論理積
回路５における入力条件が整い、論理積回路５に遅延出
力Ｖ０を生じる。遅延出力Ｖ０の一部はダイオードＤ２
でなる帰還回路を通して入力端子Ｂに入力されるので自
己保持動作がかかって出力パルスが記憶され、継続して
遅延出力Ｖ０が得られる。
が印加されたｔ０時から、抵抗Ｒ２とコンデンサＣ１に
よる時定数に依存したオン．ディレー．タイムＴｄ１だ
け遅れたｔ１時に出力パルスＰ１を発生する。この出力
パルスＰ１は増幅器４を通して論理積回路５の入力端子
Ｂに入力されるが、この時点では既に論理積回路５の入
力端子Ａに入力電圧Ｖinが供給されているから、論理積
回路５における入力条件が整い、論理積回路５に遅延出
力Ｖ０を生じる。遅延出力Ｖ０の一部はダイオードＤ２
でなる帰還回路を通して入力端子Ｂに入力されるので自
己保持動作がかかって出力パルスが記憶され、継続して
遅延出力Ｖ０が得られる。
発明が解決しようとする問題点 ところで、オン．ディレー回路においては、回路故障時
に遅延出力Ｖ０が零となり、オン．ディレー．タイムＴ
ｄ１が延長される側がフェイルセーフ側となる。
に遅延出力Ｖ０が零となり、オン．ディレー．タイムＴ
ｄ１が延長される側がフェイルセーフ側となる。
ところが、入力電圧Ｖinが論理積回路５の入力端子Ａに
入力されている状態で、発振器３の抵抗Ｒ４が断線した
場合、発振器３のコンデンサＣ１に蓄積された電荷がＰ
ＵＴのアノードＡからカソードＫを通して放電されてし
まい、抵抗Ｒ３の両端に出力パルスＰer（第５図（ｂ）
参照）が生じてしまう。このため、論理積回路５の入力
端子Ａ、Ｂでは入力条件が整った状態になり、正常時の
オン．ディレー．タイムＴｄ１より短いオン．ディレ
ー．タイムＴｄ２で、遅延出力Ｖ０を生じてしまい、フ
ェイルセーフ性が損なわれてしまうという問題点があっ
た。
入力されている状態で、発振器３の抵抗Ｒ４が断線した
場合、発振器３のコンデンサＣ１に蓄積された電荷がＰ
ＵＴのアノードＡからカソードＫを通して放電されてし
まい、抵抗Ｒ３の両端に出力パルスＰer（第５図（ｂ）
参照）が生じてしまう。このため、論理積回路５の入力
端子Ａ、Ｂでは入力条件が整った状態になり、正常時の
オン．ディレー．タイムＴｄ１より短いオン．ディレ
ー．タイムＴｄ２で、遅延出力Ｖ０を生じてしまい、フ
ェイルセーフ性が損なわれてしまうという問題点があっ
た。
問題点を解決するための手段 上述する従来の問題点を解決するため、本発明は、ＰＵ
ＴまたはＵＪＴの何れかによって構成され入力電圧を電
源として動作する発振器と、前記入力電圧を降圧して得
られた電圧を電源として動作し、２つの入力端子のう
ち、一方の入力端子に入力電圧があるときに、他方の入
力端子に入力される前記発振器の出力パルスを記憶する
と同時に出力電圧を発生し、回路故障によって出力電圧
が消滅する論理積回路とを備えるオン．ディレー回路に
おいて、前記ＰＵＴのゲート電圧またはＵＪＴのベース
電圧を、前記論理積回路の前記一方の入力端子に与える
ようにしたことを特徴とする。
ＴまたはＵＪＴの何れかによって構成され入力電圧を電
源として動作する発振器と、前記入力電圧を降圧して得
られた電圧を電源として動作し、２つの入力端子のう
ち、一方の入力端子に入力電圧があるときに、他方の入
力端子に入力される前記発振器の出力パルスを記憶する
と同時に出力電圧を発生し、回路故障によって出力電圧
が消滅する論理積回路とを備えるオン．ディレー回路に
おいて、前記ＰＵＴのゲート電圧またはＵＪＴのベース
電圧を、前記論理積回路の前記一方の入力端子に与える
ようにしたことを特徴とする。
作用 上記構成のオン．ディレー回路において、発振器を構成
するＰＵＴのゲート電圧またはＵＪＴのベース電圧を、
論理積回路の一方の入力に与えるようにすると、回路正
常時は、入力電圧が印加されるのと同時に、論理積回路
の一方の入力に対して、ＰＵＴのゲート電圧またはＵＪ
Ｔのベース電圧が入力される。
するＰＵＴのゲート電圧またはＵＪＴのベース電圧を、
論理積回路の一方の入力に与えるようにすると、回路正
常時は、入力電圧が印加されるのと同時に、論理積回路
の一方の入力に対して、ＰＵＴのゲート電圧またはＵＪ
Ｔのベース電圧が入力される。
一方、入力電圧は発振器にも電源として印加されるの
で、発振器が動作を開始し、自己の発振周期に依存した
時間だけ遅れて出力パルスを発生する。出力パルスは論
理積回路の他方の入力に入力される。これにより、論理
積回路における入力条件が整い、遅延出力を生じると共
に、自己保持動作がかかって出力パルスが記憶され、出
力パルスが消滅しても継続して遅延出力が得られる。
で、発振器が動作を開始し、自己の発振周期に依存した
時間だけ遅れて出力パルスを発生する。出力パルスは論
理積回路の他方の入力に入力される。これにより、論理
積回路における入力条件が整い、遅延出力を生じると共
に、自己保持動作がかかって出力パルスが記憶され、出
力パルスが消滅しても継続して遅延出力が得られる。
次に、入力電圧が印加されている状態でＰＵＴのゲート
電圧またはＵＪＴのベース電圧を与える抵抗が断線した
場合、論理積回路の一方の入力端に対する入力がなくな
る。従って、断線により、仮に発振器に出力パルスを生
じた場合にも、論理積回路の遅延出力は零に保たれ、オ
ン．ディレー．タイムが延長される側の故障モードとな
り、フェイルセーフとなる。
電圧またはＵＪＴのベース電圧を与える抵抗が断線した
場合、論理積回路の一方の入力端に対する入力がなくな
る。従って、断線により、仮に発振器に出力パルスを生
じた場合にも、論理積回路の遅延出力は零に保たれ、オ
ン．ディレー．タイムが延長される側の故障モードとな
り、フェイルセーフとなる。
実施例 第１図は本発明に係るオン．ディレー回路の電気回路図
である。図において、第４図と同一の参照符号は同一性
ある構成部分を示している。この実施例では、発振器３
を構成する抵抗Ｒ２の一端と、ＰＵＴのゲートＧに接続
する抵抗Ｒ４の一端とを接続して、電源入力端子１に接
続すると共に、ＰＵＴのゲートＧを接続してある抵抗Ｒ
４と抵抗Ｒ５の接続点を、ダイオードＤ３を介して、論
理積回路５の入力端子Ａに接続してある。入力端子Ａと
アースとの間にはコンデンサＣ３を接続してある。コン
デンサＣ３は、ＰＵＴが発振したときにそのゲート電圧
が一瞬低下するので、このゲート電圧低下によって、入
力端子Ａの電位が低下するのを防ぐ目的で設けられたも
のである。また、ダイオードＤ３はコンデンサＣ３の電
荷が抵抗Ｒ５を通して放電するのを阻止するために設け
られたものである。
である。図において、第４図と同一の参照符号は同一性
ある構成部分を示している。この実施例では、発振器３
を構成する抵抗Ｒ２の一端と、ＰＵＴのゲートＧに接続
する抵抗Ｒ４の一端とを接続して、電源入力端子１に接
続すると共に、ＰＵＴのゲートＧを接続してある抵抗Ｒ
４と抵抗Ｒ５の接続点を、ダイオードＤ３を介して、論
理積回路５の入力端子Ａに接続してある。入力端子Ａと
アースとの間にはコンデンサＣ３を接続してある。コン
デンサＣ３は、ＰＵＴが発振したときにそのゲート電圧
が一瞬低下するので、このゲート電圧低下によって、入
力端子Ａの電位が低下するのを防ぐ目的で設けられたも
のである。また、ダイオードＤ３はコンデンサＣ３の電
荷が抵抗Ｒ５を通して放電するのを阻止するために設け
られたものである。
上記実施例のオン．ディレー回路は、回路が正常である
ときは、第４図及び第５図で説明したと同様の動作とな
る。即ち、第５図（ａ）〜（ｃ）で説明したように、ｔ
０時に電源入力端子１に入力電圧Ｖinが供給されると、
発振器３が入力電圧Ｖinを電源として動作を開始し、論
理回路５が入力電圧Ｖinを降圧して得られた電圧（安定
化された電圧）を電源として動作を開始し、入力電圧Ｖ
inが印加されたｔ０時から、抵抗Ｒ２とコンデンサＣ１
による時定数に依存した時間Ｔｄ１だけ遅れたｔ１時に
出力パルスＰ１を発生する。この出力パルスＰ１は増幅
器４を通して論理積回路５の入力端子Ｂに入力される。
ときは、第４図及び第５図で説明したと同様の動作とな
る。即ち、第５図（ａ）〜（ｃ）で説明したように、ｔ
０時に電源入力端子１に入力電圧Ｖinが供給されると、
発振器３が入力電圧Ｖinを電源として動作を開始し、論
理回路５が入力電圧Ｖinを降圧して得られた電圧（安定
化された電圧）を電源として動作を開始し、入力電圧Ｖ
inが印加されたｔ０時から、抵抗Ｒ２とコンデンサＣ１
による時定数に依存した時間Ｔｄ１だけ遅れたｔ１時に
出力パルスＰ１を発生する。この出力パルスＰ１は増幅
器４を通して論理積回路５の入力端子Ｂに入力される。
出力パルスＰ１が入力端子Ｂに供給されるｔ１時には、
入力端子Ａに既に抵抗Ｒ４及びダイオードＤ３を通して
入力電圧Ｖinが供給されているから、論理積回路５にお
ける入力条件が整い、論理積回路５に遅延出力を生じ
る。遅延出力の一部は帰還回路を通して入力端子Ｂに入
力されるので自己保持動作がかかって出力パルスが記憶
され、遅延出力Ｖ０が得られる。
入力端子Ａに既に抵抗Ｒ４及びダイオードＤ３を通して
入力電圧Ｖinが供給されているから、論理積回路５にお
ける入力条件が整い、論理積回路５に遅延出力を生じ
る。遅延出力の一部は帰還回路を通して入力端子Ｂに入
力されるので自己保持動作がかかって出力パルスが記憶
され、遅延出力Ｖ０が得られる。
次に、入力電圧Ｖinが印加された後、発振器３の出力パ
ルスＰ１が発生する前、ＰＵＴのゲート電圧またはＵＪ
Ｔのベース電圧を与える抵抗Ｒ４が断線した場合、論理
積回路５の入力端子Ａに対する入力がなくなる。従っ
て、抵抗Ｒ４の断線によって仮に発振器３に出力パルス
を生じた場合にも、論理積回路５の遅延出力Ｖ０は零に
保たれ、オン．ディレー．タイムＴｄ１が延長される側
の故障モードとなり、フェイルセーフとなる。
ルスＰ１が発生する前、ＰＵＴのゲート電圧またはＵＪ
Ｔのベース電圧を与える抵抗Ｒ４が断線した場合、論理
積回路５の入力端子Ａに対する入力がなくなる。従っ
て、抵抗Ｒ４の断線によって仮に発振器３に出力パルス
を生じた場合にも、論理積回路５の遅延出力Ｖ０は零に
保たれ、オン．ディレー．タイムＴｄ１が延長される側
の故障モードとなり、フェイルセーフとなる。
前記論理積回路５は、回路故障によって出力電圧が消滅
するフェイルセーフな回路として構成される。このよう
な論理積回路５としては、前掲の特公昭 45 −29045
号、特公昭 48 −3077号公報等で公知のものの他に、実
開昭 57 −4764号公報に開示されたウインドウ．コンパ
レータや、特願昭 59 −81572 号として提案された論理
積回路が使用できる。実開昭 57 −4764号公報に開示の
ものは少なくとも入力の１つに窓特性を持つウインド
ウ．コンパレータであり、また、特願昭 59 −81572 号
として提案された論理積回路は、２入力ウインドウ．コ
ンパレータ．アンドゲートとして構成されたものであ
る。
するフェイルセーフな回路として構成される。このよう
な論理積回路５としては、前掲の特公昭 45 −29045
号、特公昭 48 −3077号公報等で公知のものの他に、実
開昭 57 −4764号公報に開示されたウインドウ．コンパ
レータや、特願昭 59 −81572 号として提案された論理
積回路が使用できる。実開昭 57 −4764号公報に開示の
ものは少なくとも入力の１つに窓特性を持つウインド
ウ．コンパレータであり、また、特願昭 59 −81572 号
として提案された論理積回路は、２入力ウインドウ．コ
ンパレータ．アンドゲートとして構成されたものであ
る。
第２図は実開昭 57 −4764号公報に開示されたウインド
ウ．コンパレータの電気回路図で、入力端子Ａ、Ｂに加
えられる入力電圧Ｖａ、Ｖｂが、 ｛Ｒ13／（Ｒ８＋Ｒ12＋Ｒ13）｝Ｖｂ＞Ｖｓ ・・・（１） Ｖｆ＝｛Ｒ11／（Ｒ10＋Ｒ11）｝Ｖａ＞Ｖｓ （但しＶｓ＜Ｖａ） ・・・（２） なる条件の満足し得る範囲で、トランジスタＱ４、
Ｑ５；オフ→トランジスタＱ３；オン→トランジスタＱ
３；オン→トランジスタＱ４、Ｑ５；オン→トランジス
タＱ３；オフの発振を起す。この結果、出力端子Ｖ01に
は入力端子Ａに加わる入力電圧Ｖａと略零ボルトの間で
振動する発振出力が得られる。
ウ．コンパレータの電気回路図で、入力端子Ａ、Ｂに加
えられる入力電圧Ｖａ、Ｖｂが、 ｛Ｒ13／（Ｒ８＋Ｒ12＋Ｒ13）｝Ｖｂ＞Ｖｓ ・・・（１） Ｖｆ＝｛Ｒ11／（Ｒ10＋Ｒ11）｝Ｖａ＞Ｖｓ （但しＶｓ＜Ｖａ） ・・・（２） なる条件の満足し得る範囲で、トランジスタＱ４、
Ｑ５；オフ→トランジスタＱ３；オン→トランジスタＱ
３；オン→トランジスタＱ４、Ｑ５；オン→トランジス
タＱ３；オフの発振を起す。この結果、出力端子Ｖ01に
は入力端子Ａに加わる入力電圧Ｖａと略零ボルトの間で
振動する発振出力が得られる。
即ち、このウインドウ．コンパレータは、入力端子Ａ、
Ｂに加えられる入力電圧Ｖａ、Ｖｂが、（１）、（２）
式を満足し得る範囲にある場合に限って発振出力を生
じ、入力電圧Ｖｂが（１）式を満足する範囲以下に低下
した場合や、入力電圧Ｖａが（２）式を満足する範囲以
上に上昇した場合または電源Ｖｓ以下の場合には、回路
発振を停止するものであって、発振動作を継続し得る入
力電圧Ｖｂ、Ｖａに下限及び上限を生じる。
Ｂに加えられる入力電圧Ｖａ、Ｖｂが、（１）、（２）
式を満足し得る範囲にある場合に限って発振出力を生
じ、入力電圧Ｖｂが（１）式を満足する範囲以下に低下
した場合や、入力電圧Ｖａが（２）式を満足する範囲以
上に上昇した場合または電源Ｖｓ以下の場合には、回路
発振を停止するものであって、発振動作を継続し得る入
力電圧Ｖｂ、Ｖａに下限及び上限を生じる。
このウインドウ．コンパレータを使用して、論理積回路
５を構成するには、発振器３を構成するＰＵＴのゲート
を、ダイオードＤ３を介して入力端子Ａに接続すること
により、ゲート電圧を窓内入力とすると共に、発振器３
の出力パルスを入力端子Ｂに与えるようにする。また、
出力端子Ｖ01に整流回路ＲＣ１、ＲＣ２を接続すると共
に整流回路ＲＣ２から入力端子ＢにダイオードＤ２によ
る帰還回路を接続する。
５を構成するには、発振器３を構成するＰＵＴのゲート
を、ダイオードＤ３を介して入力端子Ａに接続すること
により、ゲート電圧を窓内入力とすると共に、発振器３
の出力パルスを入力端子Ｂに与えるようにする。また、
出力端子Ｖ01に整流回路ＲＣ１、ＲＣ２を接続すると共
に整流回路ＲＣ２から入力端子ＢにダイオードＤ２によ
る帰還回路を接続する。
次にフェイルセーフ性について述べる。
（１）論理積回路５は、回路故障を生じた場合に出力が
消滅する回路であり、回路故障に対して、オン．ディレ
ー．タイムＴｄ１が延びる方向であり、フェイルセーフ
である。
消滅する回路であり、回路故障に対して、オン．ディレ
ー．タイムＴｄ１が延びる方向であり、フェイルセーフ
である。
（２）抵抗Ｒ１の断線 論理積回路５の電源入力がなくなるから、論理積回路５
の出力が零になり、フェイルセーフである。
の出力が零になり、フェイルセーフである。
（３）トランジスタＱ１の故障 コレクタ．エミッタ間開放故障時には論理積回路５に電
源入力がなくなるから、フェイルセーフである。短絡故
障時には入力端子Ａの電圧が電源電圧Ｖｓより低くなる
から、論理積回路５の出力は零であり、フェイルセーフ
である。
源入力がなくなるから、フェイルセーフである。短絡故
障時には入力端子Ａの電圧が電源電圧Ｖｓより低くなる
から、論理積回路５の出力は零であり、フェイルセーフ
である。
（４）ツェナーダイオードＺｄの故障 開放故障時には、トランジスタＱ１の短絡故障時と同様
になり、フェイルセーフである。短絡故障時は論理積回
路５の電源電圧が零になるから、フェイルセーフであ
る。
になり、フェイルセーフである。短絡故障時は論理積回
路５の電源電圧が零になるから、フェイルセーフであ
る。
（５）抵抗Ｒ２〜Ｒ５の断線 ＰＵＴが発振できないから、フェイルセーフである。入
力がある場合に抵抗Ｒ４が断線したときは、前述した通
りフェイルセーフである。
力がある場合に抵抗Ｒ４が断線したときは、前述した通
りフェイルセーフである。
（６）コンデンサＣ１の故障 開放、短絡の何れの場合もＰＵＴが発振できず、フェイ
ルセーフである。
ルセーフである。
（７）抵抗Ｒ６、Ｒ７の断線 論理積回路５の入力端子Ｂに発振器３の出力パルスが入
らないから、フェイルセーフである。
らないから、フェイルセーフである。
（８）トランジスタＱ２ コレクタ．エミッタ開放及び短絡の何れの場合にも、論
理積回路５の入力端子Ｂに発振器３の出力パルスが入ら
ないから、フェイルセーフである。入力電圧Ｖinが印加
されているときに、トランジスタＱ２が短絡した場合に
は入力端子Ｂが負入力となる。トランジスタＱ２の開放
時には信号を発生しない。
理積回路５の入力端子Ｂに発振器３の出力パルスが入ら
ないから、フェイルセーフである。入力電圧Ｖinが印加
されているときに、トランジスタＱ２が短絡した場合に
は入力端子Ｂが負入力となる。トランジスタＱ２の開放
時には信号を発生しない。
（９）ＰＵＴの故障 アノード．カソード間開放時には発振できないから、フ
ェイルセーフである。アノード．カソード間短絡時に
は、ＰＵＴの構造上、アノード．ゲート間も短絡状態に
なので発振出力がなくなる。
ェイルセーフである。アノード．カソード間短絡時に
は、ＰＵＴの構造上、アノード．ゲート間も短絡状態に
なので発振出力がなくなる。
（１０）コンデンサＣ２の故障 開放時には論理積回路５への入力がなくなる。短絡時に
はトランジスタＱ２の出力がダイオードＤ１によって短
絡されるので、入力端子Ｂにパルスが入力されない。
はトランジスタＱ２の出力がダイオードＤ１によって短
絡されるので、入力端子Ｂにパルスが入力されない。
（１１）ダイオードＤ１の故障 開放時にはクランプ作用がなくなるから、入力端子Ｂへ
の入力電圧が、電源電圧Ｖｓより高くなることができな
い。このため、論理積回路５が発振できず、フェイルセ
ーフである。短絡時には入力端子Ｂの入力が零になり、
論理積回路５が発振できない。
の入力電圧が、電源電圧Ｖｓより高くなることができな
い。このため、論理積回路５が発振できず、フェイルセ
ーフである。短絡時には入力端子Ｂの入力が零になり、
論理積回路５が発振できない。
（１２）ダイオードＤ２の故障 開放時には帰還がなくなるから自己保持できず、遅延出
力が得られない。短絡時には、入力パルスが整流回路Ｒ
Ｃ２の平滑コンデンサに吸収されるため、論理積回路５
が発振できない。
力が得られない。短絡時には、入力パルスが整流回路Ｒ
Ｃ２の平滑コンデンサに吸収されるため、論理積回路５
が発振できない。
（１３）ダイオードＤ３の故障 開放時には論理積回路５の入力端子Ａへの入力が零にな
るから、論理積回路５が発振できない。短絡時にはＰＵ
Ｔの出力パルスが論理積回路５に入ると同時に、ＰＵＴ
発振時のゲート電圧の低下によって論理積回路５の入力
端子Ａの入力が負となって、論理積回路５が発振できな
い。
るから、論理積回路５が発振できない。短絡時にはＰＵ
Ｔの出力パルスが論理積回路５に入ると同時に、ＰＵＴ
発振時のゲート電圧の低下によって論理積回路５の入力
端子Ａの入力が負となって、論理積回路５が発振できな
い。
（１４）コンデンサＣ３の故障 ＰＵＴの出力パルスが入力端子Ｂに入力されると同時
に、ＰＵＴのゲートＧからの負パルスが、入力端子Ａに
も入力され、論理積回路５は発振できないのでフェイル
セーフとなる。短絡時には論理積回路５の入力端子Ａへ
の入力が零になるから、論理積回路５が発振できない。
に、ＰＵＴのゲートＧからの負パルスが、入力端子Ａに
も入力され、論理積回路５は発振できないのでフェイル
セーフとなる。短絡時には論理積回路５の入力端子Ａへ
の入力が零になるから、論理積回路５が発振できない。
第３図は本発明に係るオン．ディレー回路の別の実施例
における電気回路図である。この実施例では、発振器３
をＵＪＴで構成したものを示し、ＵＪＴのベースＢ１、
Ｂ２のうち、ベースＢ１の電圧を入力端子Ａに入力する
ようになっている。この実施例の場合も、同様の回路作
用により、オン．ディレーの遅延出力が得られると共
に、同様のフェイルセーフ性が確保できる。
における電気回路図である。この実施例では、発振器３
をＵＪＴで構成したものを示し、ＵＪＴのベースＢ１、
Ｂ２のうち、ベースＢ１の電圧を入力端子Ａに入力する
ようになっている。この実施例の場合も、同様の回路作
用により、オン．ディレーの遅延出力が得られると共
に、同様のフェイルセーフ性が確保できる。
発明の効果 以上述べたように、本発明は、ＰＵＴまたはＵＪＴの何
れかによって構成されたフェイルセーフな発振器と、一
方の入力端に入力電圧があるときに他方の入力端に入力
された発振器の出力パルスを記憶するフェイルセーフな
論理積回路とを組合せ、発振器を構成するＰＵＴのゲー
ト電圧またはＵＪＴのベース電圧を、論理積回路の一方
の入力端に与えることにより、発振器を含めて、回路故
障によってオン．ディレー．タイムが短縮されることの
ない高度のフェイルセーフ性を持つオン．ディレー回路
を提供することができる。
れかによって構成されたフェイルセーフな発振器と、一
方の入力端に入力電圧があるときに他方の入力端に入力
された発振器の出力パルスを記憶するフェイルセーフな
論理積回路とを組合せ、発振器を構成するＰＵＴのゲー
ト電圧またはＵＪＴのベース電圧を、論理積回路の一方
の入力端に与えることにより、発振器を含めて、回路故
障によってオン．ディレー．タイムが短縮されることの
ない高度のフェイルセーフ性を持つオン．ディレー回路
を提供することができる。
第１図は本発明に係るオン．ディレー回路の電気回路
図、第２図は本発明に係るオン．ディレー回路の論理積
回路を構成するのに好適なウインドウ．コンパレータの
電気回路図、第３図は本発明に係るオン．ディレー回路
の別の実施例における電気回路図、第４図は従来のオ
ン．ディレー回路の電気回路図、第５図は同じくその動
作を説明するためのタイムチャートである。 ３……発振器、５……論理積回路 ＰＵＴ……プログラマブル．ユニジャンクション．トラ
ンジスタ ＵＪＴ……ユニジャンクション．トランジスタ Ｒ１〜Ｒ７……抵抗 Ｃ１〜Ｃ３……コンデンサ Ｄ１〜Ｄ３……ダイオード Ｑ１、Ｑ２……トランジスタ
図、第２図は本発明に係るオン．ディレー回路の論理積
回路を構成するのに好適なウインドウ．コンパレータの
電気回路図、第３図は本発明に係るオン．ディレー回路
の別の実施例における電気回路図、第４図は従来のオ
ン．ディレー回路の電気回路図、第５図は同じくその動
作を説明するためのタイムチャートである。 ３……発振器、５……論理積回路 ＰＵＴ……プログラマブル．ユニジャンクション．トラ
ンジスタ ＵＪＴ……ユニジャンクション．トランジスタ Ｒ１〜Ｒ７……抵抗 Ｃ１〜Ｃ３……コンデンサ Ｄ１〜Ｄ３……ダイオード Ｑ１、Ｑ２……トランジスタ
Claims (2)
- 【請求項１】ＰＵＴまたはＵＪＴの何れかによって構成
され入力電圧を電源として動作する発振器と、前記入力
電圧を降圧して得られた電圧を電源として動作し、２つ
の入力端子のうち、一方の入力端子に入力電圧があると
きに、他方の入力端子に入力される前記発振器の出力パ
ルスを記憶すると同時に出力電圧を発生し、回路故障に
よって出力電圧が消滅する論理積回路とを備えるオン．
ディレー回路において、前記ＰＵＴのゲート電圧または
ＵＪＴのベース電圧を、前記論理積回路の前記一方の入
力端子に与えるようにしたことを特徴とするオン．ディ
レー回路。 - 【請求項２】前記論理積回路は、２入力のうち少なくと
も一方に窓特性を持つものでなり、前記発振器のゲート
電圧またはベース電圧を、前記論理積回路の窓内入力と
し、前記発振器の発振出力を前記論理積回路の他方の入
力としたことを特徴とする特許請求の範囲第１項に記載
のオン．ディレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24444085A JPH0650811B2 (ja) | 1985-10-31 | 1985-10-31 | オン．デイレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24444085A JPH0650811B2 (ja) | 1985-10-31 | 1985-10-31 | オン．デイレ−回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311549A Division JP2683608B2 (ja) | 1993-12-13 | 1993-12-13 | オン．ディレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104310A JPS62104310A (ja) | 1987-05-14 |
| JPH0650811B2 true JPH0650811B2 (ja) | 1994-06-29 |
Family
ID=17118684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24444085A Expired - Fee Related JPH0650811B2 (ja) | 1985-10-31 | 1985-10-31 | オン．デイレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650811B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69315071T2 (de) * | 1993-03-31 | 1998-03-26 | Nippon Signal Co Ltd | Einschaltverzögerungsschaltung |
| JP2683608B2 (ja) * | 1993-12-13 | 1997-12-03 | 日本信号株式会社 | オン．ディレー回路 |
| JPH09162714A (ja) * | 1995-12-05 | 1997-06-20 | Nippon Signal Co Ltd:The | フェールセーフな計時回路及びこの計時回路を用いたオン・ディレー回路 |
-
1985
- 1985-10-31 JP JP24444085A patent/JPH0650811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104310A (ja) | 1987-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |