JPH09162714A - フェールセーフな計時回路及びこの計時回路を用いたオン・ディレー回路 - Google Patents

フェールセーフな計時回路及びこの計時回路を用いたオン・ディレー回路

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JPH09162714A
JPH09162714A JP7316934A JP31693495A JPH09162714A JP H09162714 A JPH09162714 A JP H09162714A JP 7316934 A JP7316934 A JP 7316934A JP 31693495 A JP31693495 A JP 31693495A JP H09162714 A JPH09162714 A JP H09162714A
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Japan
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phototransistor
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signal
output signal
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JP7316934A
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Toshihito Shirai
白井　　稔人
Koichi Yomogihara
弘一 蓬原
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Nippon Signal Co Ltd
Original Assignee
Nippon Signal Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/292—Modifications for introducing a time delay before switching in thyristor, unijunction transistor or programmable unijunction transistor switches

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Abstract

(57)【要約】 【課題】故障により遅延時間が短縮されるような誤った
出力を生成しないフェールセーフな計時回路及びオン・
ディレー回路を実現する。 【解決手段】フェールセーフな計時回路は、入力信号Ｖ
INが入力してから所定の時間経過後にＰＵＴのカソード
端子から計時出力を発生するＰＵＴ発振回路11が正常か
否かを監視する監視回路12を設けて構成する。フェール
セーフなオン・ディレー回路は、ＰＵＴ発振回路11のカ
ソード端子電圧の立ち下がり信号が発生したことでＰＵ
Ｔ発振回路11の正常を確認した時のみ前記監視回路12か
ら発生する出力信号Ｖ0 を第２端子ｂに入力し、第１端
子ａには前記入力信号ＶINを入力し、両入力信号が共に
電源電位より高いレベルの時のみ出力信号を発生して自
己保持する自己保持回路13を備える構成とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、故障時に計時時間
が短縮されることのないフェールセーフな計時回路及び
この計時回路を用いて遅れ時間が短縮されることのない
ようにしたフェールセーフなオン・ディレー回路に関す
る。
【０００２】
【従来の技術】フェールセーフなオン・ディレー回路で
は故障により遅延時間が短縮される誤りは許されない。
従来、オン・ディレー回路には遅延時間を設定する計時
回路としてカウンタ回路がよく利用されるが、例えば計
時用のクロック信号の周波数が故障で増大して遅延時間
が短縮されたり、入力信号が印加されていないにも拘ら
ず回路が故障して出力信号が生成されてしまうような問
題があった。
【０００３】かかる問題を解決するため、計時回路にプ
ログラマブル・ユニジャンクション・トランジスタ（以
下、ＰＵＴとする）を用いたＰＵＴ発振回路を利用し、
ＰＵＴ発振回路の出力信号を受けて遅延出力信号を生成
する構成のフェールセーフなオン・ディレー回路が提案
されている（特開平２−１４１１２２号公報等参照）。
【０００４】図15に従来のＰＵＴ発振回路を用いた基本
的なオン・ディレー回路を示す。図15において、オン・
ディレー回路は、ＰＵＴ発振回路１と、該ＰＵＴ発振回
路１からの所定レベルの出力信号を受けて出力を発生し
この出力を自己保持する自己保持回路２とで構成され
る。ＰＵＴ発振回路１は、抵抗Ｒ1 〜Ｒ4 と、コンデン
サＣ1 及びＰＵＴで構成される。自己保持回路２は、２
つの信号入力端子ａ，ｂを有する論理積回路３と該論理
積回路３の出力を第２端子ｂに帰還して出力を自己保持
するための整流回路４及び帰還抵抗Ｒｆで構成される。
【０００５】かかるオン・ディレー回路の動作を図16に
示す動作タイムチャートを参照しながら説明する。入力
信号ＶINがＰＵＴ発振回路１に入力すると、最初ＰＵＴ
発振回路１は状態Ａになる。状態Ａでは、ＰＵＴがＯＦ
ＦしておりＰＵＴ発振回路１のコンデンサＣ1 が徐々に
充電されアノード端子電圧ＶA が上昇する。コンデンサ
Ｃ1 が所定の電圧レベル（ゲート端子電圧ＶG ）まで充
電されるとＰＵＴがＯＮして状態Ｂとなる。状態Ｂで
は、ＰＵＴのアノード端子−カソード端子間及びゲート
端子−カソード端子間が短絡され、コンデンサＣ1 に蓄
えられた電荷がＰＵＴを介して放電されてアノード端子
電圧ＶA が低下し、アノード電流ｉA とゲート電流ｉG
が流れてカソード電流ｉK が発生してカソード端子電圧
ＶK が立ち上がる。このカソード端子電圧ＶK の立ち上
がりパルス電圧信号が論理積回路３の第２端子ｂに入力
すると、既に第１端子ａには入力信号ＶINが印加してい
る論理積回路３から出力信号が発生し、この出力信号が
整流回路４と帰還抵抗Ｒｆにより第２端子ｂに帰還され
て論理積回路３の出力信号は自己保持され、入力信号Ｖ
INが消滅するまで出力信号が発生し続ける。このよう
に、入力信号ＶINがＰＵＴ発振回路１に印加されてから
発振回路１の計時出力信号に基づいて所定時間τ1 遅れ
て自己保持回路２からオン・ディレー回路の遅延出力信
号として出力信号Ｚが発生する。
【０００６】コンデンサＣ1 があるレベルまで放電され
るとＰＵＴは再びＯＦＦし、ＰＵＴ発振回路１は再び状
態Ａとなる。入力信号ＶINが印加されている間はＰＵＴ
発振回路１は状態Ａと状態Ｂを繰り返し、入力信号ＶIN
が消滅するとＰＵＴ発振回路１は入力信号ＶINの印加前
の状態Ｃとなる。尚、図15中、ｉB2は抵抗Ｒ5 を介して
流れるバイアス電流である。
【０００７】
【発明が解決しようとする課題】しかしながら、図15に
示す従来のオン・ディレー回路のように、入力信号ＶIN
を入力してから所定時間τ1 後にＰＵＴのカソード端子
に生じるパルス電圧信号のみを論理積回路３の第２端子
ｂへ直接入力する構成では、例えば、計時中にＰＵＴの
ゲート端子−カソード端子間の短絡故障やアノード端子
−カソード端子間の短絡が生じると、誤りのＰＵＴカソ
ード電圧信号が生じ、誤りの遅延出力信号が生じてしま
う問題があり、フェールセーフとならない。このことは
特開平２−１４１１２２号公報でも述べられている。
【０００８】この問題を解決するために、特開平２−１
４１１２２号公報では、カソード電圧信号とゲート電圧
信号をそれぞれを異なる自己保持回路に入力し、両自己
保持回路の論理積出力を遅延出力信号としている。かか
る回路構成では、入力信号Ｖ IN印加後の計時中にゲート
端子−カソード端子間の短絡故障が生じても誤りの遅延
出力信号が生成されることはない。しかし、この従来例
の回路構成では入力信号ＶINが消滅しているときは常に
微分信号生成用のコンデンサは充電されているので、Ｐ
ＵＴのゲート端子とカソード端子との短絡故障が生じて
いる状態で入力信号ＶINが印加されると、遅れ時間のほ
とんど無い状態で誤りの遅延出力信号が生成されるとい
う問題が考えられる。他にも、ＰＵＴ発振回路の発振時
定数を設定するコンデンサがほとんど充電されていない
状態で、ＰＵＴのアノード端子とゲート端子とカソード
端子との間に同時に短絡故障が起こると、入力信号ＶIN
が印加された時、ゲート電圧信号は最初低下して略電源
電位ＶCCとなりその後上昇するため、自己保持回路を構
成する演算発振器の閾値次第では誤りの遅延出力信号が
生成されてしまう虞れがある。
【０００９】このように、特開平２−１４１１２２号公
報で示された回路には、回路の構成要素の１つに故障が
起こると誤りの遅延出力を生じてしまう問題がある。ま
た、演算発振器による自己保持回路を２つ用いているこ
とはコストアップの原因になり望ましいことではない。
ところで、前記ＰＵＴ発振回路は、上述の記載から明ら
かなように、正常に動作している場合には状態Ａから状
態Ｂとなり再び状態Ａに戻るが、故障時には状態Ａのま
まであるか或いは状態Ａから状態Ｂに変わるだけであ
る。従って、発振回路のこの特性を利用してＰＵＴ発振
回路が正常に動作しているか否かを確認することができ
る。
【００１０】この特性を利用してＰＵＴ発振回路の動作
正常を確認する方法としては、例えば下記及びの信
号情報を用いることが考えられる。 ＰＵＴ発振回路が正常動作、即ち状態Ａから状態Ｂ
となり再び状態Ａとなる（正常に発振動作した）場合の
み生じる特徴的な信号（電圧、電流）形状。 ＰＵＴ発振回路が正常動作、即ち状態Ａから状態Ｂ
となり再び状態Ａとなる（正常に発振動作した）ことに
よる回路各部の電圧、電流状態の順序的な（シーケンシ
ャルな）変化。
【００１１】本発明は上記の事情に鑑みてなされたもの
で、発振回路が正常に動作しているか否かを発振回路の
動作特性に基づく電気信号の変化状態を監視して確認す
る監視回路を設けることにより、故障時には誤りの計時
出力を発生しないフェールセーフな計時回路を提供す
る。また、このフェールセーフな計時回路に論理積回路
を組み合わせることにより、故障時に誤りの遅延出力を
発生することのないフェールセーフなオン・ディレー回
路を提供することを目的とする。
【００１２】
【課題を解決するための手段】このため請求項１記載の
発明の計時回路は、入力信号が印加されてから予め設定
された所定時間の経過後にスイッチング素子のスイッチ
ングにより発振出力を発生する発振回路と、該発振回路
の電気的動作状態に基づいて前記発振回路が正常か否か
を監視し正常である時のみ出力信号を発生する監視回路
とを備えて構成した。
【００１３】かかる構成により、発振回路が正常に動作
していれば監視回路から出力信号が発生するので、監視
回路の出力状態により発振回路が正常か否かがわかる。
請求項２記載の発明では、前記監視回路が、前記発振回
路からの信号と前記入力信号とが入力する構成とした。
かかる構成によれば、入力信号が計時回路に印加されて
いるか否かが監視回路において発振回路からの信号と直
接入力する入力信号とで２重系で確認することができ
る。
【００１４】請求項３記載の発明では、前記監視回路
は、前記発振回路が正常に動作したときのみ生じる信号
変化に基づいて発振回路が正常か否かを監視する構成と
した。請求項４記載の発明では、前記監視回路は、発振
回路が正常に動作した時の発振回路各部の順序的信号変
化に基づいて発振回路が正常であることを監視する構成
とした。
【００１５】請求項５記載の発明では、前記監視回路
は、前記発振回路が正常に動作したときのみ生じる信号
変化に基づいて発振回路が正常か否かを監視する構成で
あって、前記発振回路がスイッチング素子にＰＵＴ（プ
ログラマブル・ユニジャンクション・トランジスタ）を
用いるＰＵＴ発振回路である場合に、前記ＰＵＴのカソ
ード端子電圧を微分する微分回路と、アノード側が定電
圧ラインに接続しカソード側が前記微分回路の出力端に
接続するフォトダイオード及びコレクタ側が抵抗を介し
て前記定電圧ラインに接続しエミッタ側がアースに接続
するフォトトランジスタからなるフォトカプラと、コン
デンサ及びダイオードからなり前記コンデンサが前記抵
抗とフォトトランジスタとの中間点と前記ダイオードの
カソード側との間に接続され前記ダイオードのアノード
側が定電圧ラインに接続されるレベル変換回路とを備
え、レベル変換回路の出力信号を監視回路の出力信号と
する構成とした。
【００１６】かかる構成によれば、発振回路の正常時の
み生じるＰＵＴのカソード電圧の立ち下がり変化を確認
して発振回路正常を示す出力信号を生成できる。請求項
６記載の発明では、請求項２記載の発明の具体的構成と
して、前記監視回路は、前記発振回路が正常に動作した
ときのみ生じる信号変化に基づいて発振回路が正常であ
ることを監視する構成であって、前記発振回路がスイッ
チング素子にＰＵＴを用いるＰＵＴ発振回路である場合
に、前記ＰＵＴのカソード端子電圧を微分する微分回路
と、アノード側が定電圧ラインに接続しカソード側が前
記微分回路の出力端に接続するフォトダイオード及びコ
レクタ側が抵抗を介して前記入力信号が印加される入力
信号ラインに接続しエミッタ側が前記定電圧ラインに接
続するフォトトランジスタからなるフォトカプラと、コ
ンデンサ及びダイオードからなり前記コンデンサが前記
抵抗とフォトトランジスタとの中間点と前記ダイオード
のカソード側との間に接続され前記ダイオードのアノー
ド側が前記入力信号ラインに接続されるレベル変換回路
とを備え、レベル変換回路の出力信号を監視回路の出力
信号とする構成とした。
【００１７】かかる構成によれば、入力信号が計時回路
に印加されているか否かが監視回路において発振回路か
らの信号と直接入力する入力信号とで２重系で確認する
ことができる。請求項７記載の発明では、前記監視回路
は、発振回路が正常に動作した時の発振回路各部の順序
的信号変化に基づいて発振回路が正常であることを監視
する構成であって、前記発振回路がスイッチング素子に
ＰＵＴを用いるＰＵＴ発振回路である場合に、フォトダ
イオード及びフォトトランジスからなり前記発振回路の
ＰＵＴのゲート電流の有無を検出するフォトカプラと、
前記ＰＵＴのカソード電圧を分圧する分圧回路と、エミ
ッタ側が定電圧ラインに接続しコレクタ側が前記フォト
トランジスタのコレクタ側に接続しベース端子に前記分
圧回路の分圧電圧が入力するトランジスタと、コンデン
サ及びダイオードからなり前記コンデンサが前記トラン
ジスタとフォトトランジスタとの中間点と前記ダイオー
ドのカソード側との間に接続され前記ダイオードのアノ
ード側が前記定電圧ラインに接続されるレベル変換回路
とを備え、レベル変換回路の出力信号を監視回路の出力
信号とする構成とした。
【００１８】かかる構成によれば、発振回路動作時のゲ
ート電流とカソード電圧のシーケンシャルな変化を確認
して発振回路正常を示す出力信号を生成できる。請求項
８記載の発明では、前記監視回路は、発振回路が正常に
動作した時の発振回路各部の順序的信号変化に基づいて
発振回路が正常であることを監視する構成であって、前
記発振回路がスイッチング素子にＰＵＴを用いるＰＵＴ
発振回路である場合に、第１フォトダイオード及び第１
フォトトランジスからなり前記発振回路のＰＵＴのゲー
ト電流の有無を検出する第１フォトカプラと、第２フォ
トダイオード及び第２フォトトランジスからなり前記発
振回路のＰＵＴのアノード電流の有無を検出する第２フ
ォトカプラと、前記ＰＵＴのカソード電圧を分圧する分
圧回路と、エミッタ側が定電圧ラインに接続しコレクタ
側が前記第２フォトトランジスタのコレクタ側に接続し
ベース端子に前記分圧回路の分圧電圧が入力するトラン
ジスタと、コンデンサ及び前記第１フォトトランジスタ
からなり前記コンデンサが前記トランジスタと第２フォ
トトランジスタとの中間点と前記第１フォトトランジス
タのエミッタ側との間に接続され前記第１フォトトラン
ジスタのコレクタ側が前記定電圧ラインに接続されるレ
ベル変換回路とを備え、レベル変換回路の出力信号を監
視回路の出力信号とする構成とした。
【００１９】かかる構成によれば、発振回路動作時のゲ
ート電流とアノード電流とカソード電圧のシーケンシャ
ルな変化を確認して発振回路正常を示す出力信号を生成
できる。請求項９記載の発明では、前記監視回路は、発
振回路が正常に動作した時の発振回路各部の順序的信号
変化に基づいて発振回路が正常であることを監視する構
成であって、前記発振回路がスイッチング素子にＰＵＴ
を用いるＰＵＴ発振回路である場合に、フォトダイオー
ド及びフォトトランジスからなり前記発振回路のＰＵＴ
のゲート電流の有無を検出するフォトカプラと、前記Ｐ
ＵＴのカソード電圧を分圧する分圧回路と、エミッタ側
が定電圧ラインに接続しコレクタ側が前記フォトトラン
ジスタのコレクタ側に接続しベース端子に前記分圧回路
の分圧電圧が入力するトランジスタと、コンデンサ及び
ダイオードからなり前記コンデンサが前記トランジスタ
とフォトトランジスタとの中間点と前記ダイオードのカ
ソード側との間に接続され前記ダイオードのアノード側
が前記入力信号ラインに接続されるレベル変換回路とを
備え、レベル変換回路の出力信号を監視回路の出力信号
とする構成とした。
【００２０】請求項10記載の発明では、前記監視回路
は、発振回路が正常に動作した時の発振回路各部の順序
的信号変化に基づいて発振回路が正常であることを監視
する構成であって、前記発振回路がスイッチング素子に
ＰＵＴを用いるＰＵＴ発振回路である場合に、第１フォ
トダイオード及び第１フォトトランジスからなり前記発
振回路のＰＵＴのゲート電流の有無を検出する第１フォ
トカプラと、第２フォトダイオード及び第２フォトトラ
ンジスからなり前記発振回路のＰＵＴのアノード電流の
有無を検出する第２フォトカプラと、前記ＰＵＴのカソ
ード電圧を分圧する分圧回路と、エミッタ側が定電圧ラ
インに接続しコレクタ側が前記第２フォトトランジスタ
のコレクタ側に接続しベース端子に前記分圧回路の分圧
電圧が入力するトランジスタと、コンデンサ及び前記第
１フォトトランジスタからなり前記コンデンサが前記ト
ランジスタと第２フォトトランジスタとの中間点と前記
第１フォトトランジスタのエミッタ側との間に接続され
前記第１フォトトランジスタのコレクタ側が前記入力信
号ラインに接続されるレベル変換回路とを備え、レベル
変換回路の出力信号を監視回路の出力信号とする構成と
した。
【００２１】請求項11記載の発明では、前記監視回路
は、発振回路が正常に動作した時の発振回路各部の順序
的信号変化に基づいて発振回路が正常であることを監視
する構成であって、前記発振回路がスイッチング素子に
ＰＵＴを用いるＰＵＴ発振回路である場合に、フォトダ
イオード及びフォトトランジスタからなり発振回路のア
ノード電流の有無を検出するフォトカプラと、コンデン
サ及び前記フォトカプラのフォトトランジスタからなり
前記入力信号ラインにコレクタ側が接続する前記フォト
トランジスタのエミッタ側に前記コンデンサの一端を接
続しコンデンサの他端にゲート電圧が印加される構成の
レベル変換回路とを備え、レベル変換回路の出力信号を
監視回路の出力信号とする構成とした。
【００２２】かかる請求項９〜11記載の構成によれば、
入力信号が計時回路に印加されているか否かが監視回路
において発振回路からの信号と直接入力する入力信号と
で２重系で確認することができる。請求項12記載の発明
では、前記発振回路が、ワンショットマルチバイブレー
タである。
【００２３】請求項13記載の発明によるオン・ディレー
回路は、請求項１〜12のいずれか１つに記載の計時回路
を備えると共に、該計時回路に入力する入力信号が第１
端子に入力し、前記監視回路の出力信号が第２端子に入
力し、第１及び第２端子に入力する入力信号が共に電源
電位より高い時に出力信号を発生すると共に、該出力信
号を第２端子に帰還して当該出力信号を自己保持する自
己保持回路を備え、該自己保持回路の出力信号を遅延出
力信号とする構成とした。
【００２４】かかる構成によれば、計時回路が正常の時
のみ、自己保持回路の第２端子に電源電位より高いレベ
ルの入力信号が印加して出力信号を発生すると共に、こ
の出力信号が自己保持されて遅延出力信号として出力さ
れる。請求項14記載の発明では、計時回路の入力信号ラ
インと自己保持回路の第１端子への入力信号ラインとを
別系統にすると共に、少なくともどちらか一方の入力信
号ラインに抵抗を介装する構成とした。
【００２５】かかる構成によれば、請求項６，９〜11記
載の発明の計時回路を用いた場合に、自己保持回路の第
１端子の入力信号ラインと第２端子との間に接続される
素子が短絡故障した場合に、第２端子に帰還される自己
保持出力が第１端子に印加されることを防止でき、自己
保持回路の動作が入力信号に依存しなくなることを防止
できる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１に本発明に係る計時回路を利用
したオン・ディレー回路の第１実施形態の回路を示す。
これは請求項５に記載の計時回路を利用したオン・ディ
レー回路に相当するものであり、ＰＵＴ発振回路が正常
動作した場合のみ生じる特徴的な信号変化を利用してＰ
ＵＴ発振回路の監視を行う監視回路を用いる回路例であ
る。
【００２７】図１において、本実施形態のオン・ディレ
ー回路は、スイッチング素子としてＰＵＴを用いたＰＵ
Ｔ発振回路11及び監視回路12からなる計時回路と、自己
保持回路13とで構成される。前記ＰＵＴ発振回路11は、
図15に示す従来のものと同様の構成であり、抵抗Ｒ 1 〜
Ｒ4 と、コンデンサＣ1 及びＰＵＴで構成され、ＰＵＴ
の導通・非導通に基づいて発振出力を発生する。
【００２８】監視回路12は、前記ＰＵＴ発振回路11のＰ
ＵＴのカソード端子と抵抗Ｒ4 との中間点に一端が接続
するコンデンサＣ2 と、該コンデンサＣ2 の他端に接続
する抵抗Ｒ5 と、アノード側が電源電位ＶCCが印加され
る定電圧ラインＬ1 に接続しカソード側が前記抵抗Ｒ5
に接続するフォトダイオードＰＤ1 及びコレクタ側が抵
抗Ｒ6 を介して前記定電圧ラインＬ1 に接続しエミッタ
側がアース（図中、ＧＮＤとする）に接続するフォトト
ランジスタＰＴ1 からなるフォトカプラ20と、該フォト
カプラ20のフォトダイオードＰＤ1 に並列にカソード側
が定電圧ラインＬ1 に接続しアノード側が抵抗Ｒ5 とフ
ォトダイオードＰＤ1 のカソード側との中間点に接続す
るダイオードＤ1 と、前記抵抗Ｒ6 とフォトトランジス
タＰＴ1との中間点に一端が接続するコンデンサＣ
3 と、該コンデンサＣ3 の他端にカソード側が接続し、
アノード側が定電圧ラインＬ1 に接続するダイオードＤ
2 とを備えて構成される。ここで、前記コンデンサＣ2
及び抵抗Ｒ5 とでＰＵＴのカソード電圧ＶK を微分する
微分回路を構成し、前記コンデンサＣ3 及びダイオード
Ｄ2 とでフォトカプラ20の出力をレベル変換するレベル
変換回路を構成する。
【００２９】前記自己保持回路13は、図15に示す従来の
ものと同様の構成であり、２つの信号入力端子ａ，ｂを
有する論理積回路14と該論理積回路14の出力を第２端子
ｂに帰還して出力を自己保持するための整流回路15及び
帰還抵抗Ｒｆで構成される。ここで、前記論理積回路14
について説明する。論理積回路14は２入力のＡＮＤゲー
トであって、両入力（端子）共各々予め定められた（電
源電位ＶCCよりも高い）下限の閾値を少なくとも持つ。
そして、２つの入力端子に各々の下限閾値以上の電位の
信号が入力された時のみ出力は生成される。また、フェ
ールセーフなオン・ディレー回路では、論理積回路は、
故障したときであっても、少なくとも２つの入力端子に
入力信号が印加されていないにも拘らず、誤って発振す
ることがない特性が求められる。
【００３０】このような論理積回路として、例えば、フ
ェールセーフなウィンドウコンパレータ／ＡＮＤゲート
を用いることができる。フェールセーフなウィンドウコ
ンパレータの回路とその動作に関しては、電気学会論文
誌（Tran. IEE of Japan)Vol.109-C, No.9, Sep. 1989
(窓特性を持つフェールセーフ論理素子を使ったインタ
ロックシステムの一構成法) で示されており、また、"A
pplication of Window Comparator to Majority Operat
ion" Proc. of 19th International Symp. on Multiple
-Valued Logic, IEEE Computer Society(May 1989)や、
IEEE Trans. on Instrumentation and Measurement, Vo
l.38, No.2(Apr. 1989)"Realization of Fail-Safe Tra
in Wheel Sensor Using Electromagnetic Induction"等
の文献でも示されている。また、ＬＳＩ化した２入力フ
ェールセーフウィンドウコンパレータは電子情報通信学
会英文論文誌（IEICE Trans. Electron., Vol.E76-C, N
o.3,Mar.1993, pp.419-427"LSI Implementation and Sa
fety Verification of Window Comparator Used in Fai
l-Safe Multiple-Valued Logic Operation" で示されて
いる。また、U.S. Patent 4,661,880 号明細書、U.S. P
atent 5,027,114 号明細書や特公平１−２３００６号公
報においても示されている。
【００３１】その代表的回路例を図２に示しその動作を
以下に説明する。図２において、Ｒ10，Ｒ20，・・・，
Ｒ170 ，Ｒ180 は抵抗、Ｑ１〜Ｑ７はトランジスタ、
Ａ、Ｂは入力端子（論理積回路14の入力端子ａ，ｂに相
当する）、ＶCCはウィンドウコンパレータの電源電位、
203 は整流回路である。図中、一点鎖線で囲った部分
は、各々トランジスタＱ１，Ｑ２，Ｑ３とトランジスタ
Ｑ５，Ｑ６，Ｑ７を用いた直結の直流増幅回路201 であ
る。また、トランジスタＱ４は位相反転回路（インバー
タ）を構成しており、直流増幅回路201 の出力信号の反
転増幅機能を持つ。直流増幅回路201 が直流増幅回路20
2 にトランジスタＱ４を介して接続され、また、直流増
幅回路202 の出力は抵抗Ｒ180 を介して直流増幅回路20
1 に直結されており、帰還発振器を構成している。
【００３２】図２の回路が発振するための条件は、入力
端子Ａの入力電位をＶ10、入力端子Ｂの入力電位をＶ20
とすれば、次式で定まる。入力端子Ａについて、 （ｒ10＋ｒ20＋ｒ30）ＶCC／ｒ30＜Ｖ10＜（ｒ60＋ｒ70）ＶCC／ｒ70 ・・(1) 入力端子Ｂについて、 （ｒ110 ＋ｒ120 ＋ｒ130 ）ＶCC／ｒ130 ＜Ｖ20＜ （ｒ160 ＋ｒ170 ）ＶCC／ｒ170 ・・・ (2) 上の２つの式で、ｒ10〜ｒ170 は各抵抗の抵抗値を示
す。また、記号＜は略等しいか若しくは不等号を意味し
ている。(1) 式で、（ｒ10＋ｒ20＋ｒ30）ＶCC／ｒ30は
入力端子Ａの略下限の閾値を表し、（ｒ60＋ｒ70）ＶCC
／ｒ70は入力端子Ａの略上限の閾値を表す。同様に、
(2) 式で、（ｒ110 ＋ｒ120 ＋ｒ130 ）ＶCC／ｒ130 は
入力端子Ｂの略下限の閾値を表し、（ｒ160 ＋ｒ170 ）
ＶCC／ｒ170は入力端子Ｂの略上限の閾値を表す。入力
端子Ａが(1) 式を満たす範囲の入力レベルＶ10であっ
て、且つ、入力端子Ｂが(2) 式を満たす範囲の入力レベ
ルＶ20であるとき、図２の回路は発振して端子Ｕｆに交
流の出力信号を生じ、この交流の出力信号は整流回路20
3 で整流されて直流の出力信号となる。
【００３３】図２における発振の過程は、入力端子Ａ，
Ｂに入力する信号の電圧レベルが共に(1) 式と(2) 式を
満たすとき、例えば次のようにして、トランジスタＱ１
〜Ｑ７がスイッチされることによって起こる。Ｑ６：Ｏ
ＦＦ→Ｑ７：ＯＦＦ→Ｑ１：ＯＮ→Ｑ２：ＯＮ→Ｑ３：
ＯＮ→Ｑ４：ＯＦＦ→Ｑ５：ＯＮ→Ｑ６：ＯＮ→Ｑ７：
ＯＮ→Ｑ１：ＯＦＦ→Ｑ２：ＯＦＦ→Ｑ３：ＯＦＦ→Ｑ
４：ＯＮ→Ｑ５：ＯＦＦ→Ｑ６：ＯＦＦ→・・・。
【００３４】図２の回路は、回路を構成するトランジス
タと抵抗に短絡若しくは断線の故障が起こっても、「少
なくとも入力端子Ａ，Ｂの両方に(1) 式と(2) 式で定め
る入力電圧が供給されていないにも拘らず、誤って発振
してしまうようなことはない」という特性を持つ。例え
ば、トランジスタＱｉ（ｉ＝１〜７）のいずれか１個が
故障した場合、帰還ループの位相が反転して帰還発振を
起こすことができない特性を持つ。また、トランジスタ
Ｑ１，Ｑ３，Ｑ４とトランジスタＱ５，Ｑ７は各々入力
端子Ａ，Ｂに電源電位ＶCCより高い入力電圧がコレクタ
側に供給されていない限り、これらのトランジスタに続
く後段のトランジスタのベースにスイッチ信号を出力で
きず発振できない。
【００３５】尚、図２の整流回路203 は、直流増幅回路
202 の発振による交流の出力信号を整流して直流の出力
信号としている。発振の出力信号を整流して直流の出力
信号とする方法には、図２の発振回路の出力信号を増幅
してから整流回路に入力する場合やトランスを介して整
流回路に入力する場合も含まれる。また、図２では２つ
の直流増幅回路201 ，202 の間のインバータとして両者
に独立してトランジスタＱ４による位相反転増幅回路を
挿入したが、この位相反転増幅回路は２つの直流増幅回
路の一方に組み込んでも良い。
【００３６】本実施形態では、論理積回路14の図２に示
す端子Ｕｆからの交流信号を整流回路15に入力して整流
し帰還抵抗Ｒｆを介して第２端子ｂに入力する構成とし
て自己保持回路13を構成している。そして、整流回路20
3 の出力が自己保持回路13の遅延出力信号としている。
また、本実施形態の監視回路12は、ＰＵＴ発振回路11が
正常か否かをＰＵＴ発振回路11のカソード端子電圧ＶK
を監視して確認する構成である。
【００３７】即ち、図15の従来回路の動作タイムチャー
ト（図16参照）に示されたように、ＰＵＴ発振回路のＰ
ＵＴカソード端子電圧ＶK は入力信号ＶIN印加から時間
τ1で急峻に立ち上がり、時間τ2 で急峻に立ち下が
る。ＰＵＴ発振回路に故障が起こると、カソード端子電
圧ＶK には時間τ2 で見られるような急峻な立ち下がり
は生じない。例えば、入力信号ＶIN印加後計時中にＰＵ
Ｔのゲート端子とカソード端子との短絡故障が生じる
と、カソード端子電圧ＶK は立ち上がるだけで立ち下が
ることはない。ゲート端子とカソード端子との短絡故障
が起こっている状態で入力信号ＶINが印加されても同様
である。また、計時中にＰＵＴのアノード端子とゲート
端子とカソード端子との短絡故障が生じてもカソード端
子電圧ＶK は急峻に立ち下がることはない。従って、カ
ソード端子電圧ＶK を監視回路12に入力し、カソード端
子電圧ＶK の急峻な立ち下がりがあったことを確認した
ときのみ自己保持回路13に出力信号を出力する構成とす
れば、フェールセーフなオン・ディレー回路を実現でき
る。
【００３８】次に図３の動作タイムチャートを参照しな
がら第１実施形態のオン・ディレー回路の動作を説明す
る。尚、説明中で入力信号ＶINを印加するとは、入力信
号Ｖ INの電圧レベルが論理積回路の第１端子の持つ下限
閾値ＶL1以上となることを指し、入力信号ＶINが消滅す
るとは入力信号ＶINの電圧レベルが論理積回路の第１端
子の持つ下限閾値未満となることを示すものとする。ま
た、ＰＵＴ発振回路11の動作は、図15に示す従来回路の
ＰＵＴ発振回路１と同じであるのでここでは省略する。
【００３９】監視回路12では、ＰＵＴカソード端子電圧
ＶK をコンデンサＣ2 と抵抗Ｒ5 により微分して電流ｉ
C2に変換する。電流ｉC2は図１中の矢印の方向に流れる
場合を正の値とする。図３に示すように、ＰＵＴ発振回
路11が状態Ａから状態Ｂに移行するときのカソード端子
電圧ＶK の立ち上がりにより電流ｉC2として正のパルス
電流が流れ、状態Ｂから状態Ａに移行するときのカソー
ド端子電圧ＶK の立ち下がりにより電流ｉC2として負の
パルス電流が流れる。入力信号ＶINが印加されていない
場合（状態Ｃ）や、印加されていても計時中の場合（状
態Ａ）には、カソード端子電圧ＶK が一定値を保ち変化
しないため電流ｉC2は零である。
【００４０】状態Ｂから状態Ａに移行した時に負のパル
ス電流が発生すると、この負の電流ｉC2がフォトダイオ
ードＰＤ1 を介して流れ、これにより、フォトトランジ
スタＰＴ1 がＯＮとなる。このときのフォトトランジス
タＰＴ1 のインピーダンスが抵抗Ｒ6 よりも小さくなる
ように設定されているので、フォトトランジスタＰＴ 1
のコレクタ端子電圧は低下して略ＧＮＤレベルとなる。
また、ダイオードＤ2のカソード端子電圧は略電源電位
ＶCCなので、ダイオードＤ2 とフォトトランジスタＰＴ
1 を介してコンデンサＣ3 は電圧ＶCCに充電される。微
分動作が完了してフォトダイオードＰＤ1 に電流が流れ
なくなるとフォトトランジスタＰＴ1 はＯＦＦして抵抗
Ｒ6 よりも高いインピーダンスとなるので、フォトトラ
ンジスタＰＴ1 のコレクタ端子電圧は上昇して略電源電
位ＶCCとなる。このフォトトランジスタＰＴ1 のコレク
タ端子電圧の変化はコンデンサＣ3 でレベル変換され、
電源電位ＶCCの約２倍の波高のパルス電圧信号が出力信
号Ｖ0 として生成される。このパルス電圧Ｖ0 は、論理
積回路14の第２端子ｂの下限閾値ＶL2以上のレベルを持
ち、論理積回路14の第２端子ｂに入力される。
【００４１】論理積回路14の第１端子ａに入力信号ＶIN
が印加されている状態で前記パルス電圧Ｖ0 が第２端子
ｂに入力されると、論理積回路14は出力信号Ｚ（オン・
ディレー回路の遅延出力信号）を生成する。即ち、入力
信号ＶINがＰＵＴ発振回路11に入力してから時間τ
2 （＝τ1 ＋τ′）経過後にオン・ディレー回路の遅延
出力信号Ｚが発生する。出力信号Ｚの生成と同期して論
理積回路14の交流信号は整流回路15で整流され帰還抵抗
Ｒｆを介して論理積回路14の第２端子ｂに帰還入力され
る。この第２端子ｂへの帰還信号入力により、パルス電
圧信号Ｖ0 が消滅した後でも入力信号ＶINが第１端子ａ
に印加されている間は出力信号Ｚは生成され続ける。入
力信号ＶINが消滅すると出力信号Ｚと帰還信号も同時に
消滅する。
【００４２】ＰＵＴ発振回路に故障が起こるとＰＵＴの
カソード端子電圧ＶK は急峻には立ち下がらなくなる。
コンデンサＣ2 と抵抗Ｒ5 を適切な値に選ぶことで、カ
ソード端子電圧ＶK が急峻に立ち下がらない場合に、フ
ォトダイオードＰＤ1 に流れる電流を充分小さくしてフ
ォトトランジスタＰＴ1 のインピーダンスが抵抗Ｒ6よ
りも高く保たれるようにすれば、フォトトランジスタＰ
Ｔ1 のコレクタ端子電圧は変化せず略電源電位ＶCCに保
たれ、コンデンサＣ3 はほとんど充電されず、論理積回
路14の第２端子ｂの下限閾値ＶL2以上のレベルの出力信
号Ｖ0 は生じない。
【００４３】監視回路12に故障が生じても誤って出力を
生成することはない。例えば、コンデンサＣ2 や抵抗Ｒ
5 、フォトダイオードＰＤ1 に断線故障が生じると、信
号は伝達されずフォトトランジスタＰＴ1 は常に高イン
ピーダンスになるため誤りの出力は生じない。また、コ
ンデンサＣ2 に短絡故障が生じても、カソード端子電圧
ＶK は常に電源電位ＶCC以上であるためフォトダイオー
ドＰＤ1 に電流は流れずフォトトランジスタＰＴ1 は高
インピーダンスになるので、誤りの出力は生じない。
【００４４】監視回路12の入力と出力がフォトカプラ20
により絶縁されていることを利用して、図４に示すよう
に、電源−ＧＮＤ間に挿入されている抵抗Ｒ6 、フォト
トランジスタＰＴ1 、コンデンサＣ3 及びダイオードＤ
2 から成る回路を入力信号Ｖ INの入力ラインＬ2 と定電
圧ラインＬ1 の間に挿入する構成の監視回路12′とする
こともできる。
【００４５】請求項６に相当する本発明の第２実施形態
を示す図４の監視回路12′の構成によれば、フォトトラ
ンジスタＰＴ1 のコレクタ端子側の電圧変化に伴って生
じるパルス電圧信号Ｖ0 ′は、図３の動作タイムチャー
トに示すように入力信号ＶINに重畳するため、パルス電
圧信号Ｖ0 ′の電圧レベルを確認することで計時動作と
入力信号ＶINが印加されていることの確認を同時（２重
系で）に行うことができ、フェールセーフ性が向上する
という利点がある。但し、図４の回路構成では、論理積
回路14の第２端子ｂの下限閾値ＶL2′は図１の下限閾値
ＶL2より高い値に設定されることは言うまでもない。
【００４６】尚、図１と図４の回路中で用いられたダイ
オードＤ1 の代わりに抵抗を用いることもできる。次
に、ＰＵＴ発振回路が正常動作した時の順序的な（シー
ケンシャルな）信号変化に基づいてＰＵＴ発振回路の監
視を行う監視回路を用いる回路例について説明する。
【００４７】まず、かかる監視方法の構成原理について
説明する。ＰＵＴ発振回路が正常発振動作をした（即ち
状態Ａから状態Ｂとなり再び状態Ａとなる）ことを、回
路各部の電圧、電流状態の順序的な（シーケンシャル
な）変化を用いて確認する場合、監視回路が動作正常を
確認するために必要とされる入力信号の数を図15に示す
従来の基本的なＰＵＴ発振回路を用いて以下に説明す
る。
【００４８】ＰＵＴ発振回路中の電流は、アノード電流
ｉA 、ゲート電流ｉG 、カソード電流ｉK 、バイアス電
流ｉB1及びバイアス電流ｉB2である。抵抗Ｒ1 を流れる
充電電流は、通常、他の電流に比べて小さいためここで
は考えない。また、電圧はアノード電圧ＶA 、カソード
電圧ＶK 及びゲート電圧ＶG である。これら５電流３電
圧全てを監視回路に入力してそれらの順序的な変化から
ＰＵＴ発振回路の正常確認を行うこともできるが、入力
信号数が多く回路が煩雑となるため現実的ではない。
【００４９】ところで、５電流３電圧間に成立する関係
は以下の６式である。 ｉA ＋ｉG ＝ｉK ｉG ＋ｉB2＝ｉB1 ｉG ≒ｉB1（ＰＵＴ：ＯＮ）、ｉG ＝０（ＰＵＴ：ＯＦ
Ｆ） ＶK ＝Ｒ4 ＊ｉK ＶG ＝Ｒ3 ＊ｉB2 Ｃ1 ＊ｄＶA ／ｄｔ≒−ｉA これら６式により、５電流３電圧の計８変数のうち独立
変数は２つとなる。即ち、５電流３電圧のうち２変数が
知れれば残り６変数は上記の６式から判明する。
【００５０】よって、ＰＵＴ発振回路の動作を確認する
ためには、５電流３電圧のうち最低２変数以上を監視回
路に入力すれば良いことになる。図５にオン・ディレー
回路の第３実施形態の回路図を示す。これは、請求項７
記載の発明に相当する計時回路を利用した回路例であ
り、ゲート電流ｉG とカソード電圧ＶK を用いて監視す
る監視回路を利用した回路例である。尚、第１実施形態
と同一部分には同一符号を付して説明を省略する。
【００５１】図５において、監視回路30は、ＰＵＴのカ
ソード端子電圧ＶK を分圧する抵抗Ｒ7 ，Ｒ8 と、エミ
ッタ端子が定電圧ラインＬ1 に接続しコレクタ端子が後
述するフォトカプラ31のフォトトランジスタＰＴ31のコ
レクタ端子に接続しベース端子に前記抵抗Ｒ7 ，Ｒ8 に
よる分圧電圧が印加するトランジスタＴｒ1 と、ＰＵＴ
のゲート端子と抵抗Ｒ2 とＲ3 の中間点との間に介装さ
れるフォトダイオードＰＤ31と前記フォトトランジスタ
ＰＴ31とで構成されるフォトカプラ31と、トランジスタ
Ｔｒ1 とフォトトランジスタＰＴ31との中間点に一端が
接続されるコンデンサＣ4 と、該コンデンサＣ4 の他端
にカソード端子が接続しアノード端子が定電圧ラインＬ
1 に接続するダイオードＤ3 とで構成される。ここで、
抵抗Ｒ7，Ｒ8 で分圧回路が構成され、コンデンサＣ4
及びダイオードＤ3 でレベル変換回路が構成される。
【００５２】次に図６に示された動作タイムチャートを
参照しながら動作を説明する。ゲート電流ｉG はフォト
カプラ31を用いて監視回路30に入力される。また、カソ
ード電圧ＶK はそのまま監視回路30に入力され、監視回
路30内で抵抗Ｒ7 と抵抗Ｒ8 とで分圧されてトランジス
タＴｒ1 のベース端子に入力される。入力信号ＶINが印
加されるとＰＵＴ発振回路11は状態Ａとなり、ＰＵＴは
ＯＦＦしている。ゲート電流ｉG は零であり、従って、
フォトトランジスタＰＴ31はＯＦＦしており高インピー
ダンスである。また、ＰＵＴのカソード電流ｉK も流れ
ていないため、トランジスタＴｒ1 のベース端子電圧Ｖ
αはトランジスタＴｒ 1 がＯＮする程度に低くなる。こ
のとき、トランジスタＴｒ1 のコレクタ端子電圧Ｖβは
略電源電位ＶCCであり、ダイオードＤ3 のカソード端子
電圧も略電源電位ＶCCである。よって、コンデンサＣ4
は略放電状態である。
【００５３】ＰＵＴ発振回路11の状態Ｂでは、ＰＵＴは
ＯＮしてコンデンサＣ1 に蓄えられた電荷はＰＵＴのア
ノード端子からカソード端子を通り、更に抵抗Ｒ7 とＲ
8 を通って放電される。抵抗Ｒ7 と抵抗Ｒ8 を通って流
れる電流により、トランジスタＴｒ1 のベース端子電圧
ＶαはトランジスタＴｒ1 がＯＦＦする程度に高くな
る。また、ゲート電流ｉG が流れるのでフォトトランジ
スタＰＴ31はＯＮしてインピーダンスは低くなり、従っ
て、トランジスタＴｒ1 のコレクタ端子電圧Ｖαは低下
して略ＧＮＤレベルになる。ダイオードＤ3 のカソード
端子電圧は略電源電位ＶCCであるので、コンデンサＣ4
はダイオードＤ3 とフォトトランジスタＰＴ31を介して
電圧ＶCCに充電される。
【００５４】次に再びＰＵＴ発振回路11が状態Ａになる
とＰＵＴはＯＦＦする。ゲート電流ｉG は零になりフォ
トトランジスタＰＴ31はＯＦＦして高インピーダンスに
なる。カソード電流ｉK は流れなくなるので、トランジ
スタＴｒ1 のベース端子電圧ＶαはトランジスタＴｒ1
がＯＮする程度に低くなる。トランジスタＴｒ1 のコレ
クタ端子電圧Ｖβは上昇して略電源電位ＶCCとなる。コ
レクタ端子電圧Ｖβの変化はコンデンサＣ4 でレベル変
換され、出力Ｖ0 としてパルス電圧信号が論理積回路14
の第２端子ｂに入力され、この時点から入力信号ＶINが
消滅するまで遅延出力信号Ｚは生成され続ける。
【００５５】図５に示されたオン・ディレー回路はＰＵ
Ｔ発振回路故障時に誤りの出力を生成しない。例えば、
ＰＵＴのゲート端子とカソード端子に短絡故障が生じる
と、フォトダイオードＰＤ31に電流が流れてフォトトラ
ンジスタＰＴ31のインピーダンスは低くなる。しかし、
フォトダイオードＰＤ31を流れた電流は、そのまま抵抗
Ｒ7 と抵抗Ｒ8 を流れる。この電流によりトランジスタ
Ｔｒ1 がＯＦＦするように抵抗Ｒ2 、抵抗Ｒ3 、抵抗Ｒ
7 、抵抗Ｒ8 を適切な値に設定することができる。そう
すれば、上記故障時にはトランジスタＴｒ1 のコレクタ
端子電圧Ｖβは略ＧＮＤレベルに固定されて変化しない
ので、出力Ｖ0 として誤りのパルス電圧が生じることは
ない。また、ＰＵＴのアノード端子とゲート端子とカソ
ード端子に短絡故障が起こっても、同様の理由により誤
りの出力が生じることはない。
【００５６】また、監視回路30に故障が生じても誤りの
出力が生成されることはない。例えば、抵抗Ｒ7 に断線
故障が生じると、トランジスタＴｒ1 はＯＮし続けるの
でコレクタ端子電圧Ｖβは略電源電位ＶCCに固定され、
誤りの出力は生じない。抵抗Ｒ8 に断線故障が生じる
と、トランジスタＴｒ1 はＯＦＦし続けるのでコレクタ
端子電圧Ｖβは電源電位ＶCCに上昇することができず、
誤りの出力は生じない。トランジスタＴｒ1 のベース端
子、コレクタ端子、エミッタ端子に断線故障が生じても
同様である。フォトトランジスタＰＴ31のコレクタ端子
やエミッタ端子に断線故障が生じるとコンデンサＣ4 を
充電できず、誤りの出力は生成されない。また、コンデ
ンサＣ4 に短絡故障が生じると、論理積回路14の第２端
子ｂへの出力Ｖ0 は電源電位ＶCC以下になり、誤りの出
力は生成されない。
【００５７】次に、ダイオードＤ3 のアノード端子を入
力信号ラインＬ2 に接続した場合の請求項９に対応する
本発明の第４実施形態の回路構成を図７に示す。ＰＵＴ
発振回路11と監視回路30′の動作は図５に示した回路と
同じである。出力Ｖ0 ′の様子を図６に示す。パルス電
圧信号は入力信号ＶINに重畳して出力されるため、出力
Ｖ0 ′のレベルを監視することで、計時動作と入力信号
ＶINが印加されていることの確認を同時に行うことがで
きる利点がある。但し、図７の回路構成では、論理積回
路14の第２端子ｂの下限閾値ＶL2′は図５の下限閾値Ｖ
L2より高い値に設定されることは言うまでもない。
【００５８】尚、図５と図７に示された回路中のダイオ
ードＤ3 を抵抗に代えることもできる。また、ダイオー
ドＤ3 を抵抗に代えて、それとフォトトランジスタＰＴ
31との配置を入れ替えても構わない。図５と図７に点線
で示した抵抗Ｒ4 と抵抗9 を、ＰＵＴ端子電位の安定化
等のために各々挿入してもよい。ところで、図５或いは
図７に示されたオン・ディレー回路のＰＵＴ発振回路11
で、入力信号ＶIN印加直後でコンデンサＣ1 がほとんど
充電されていないときにＰＵＴのゲート端子とアノード
端子の短絡故障が生じた場合を考えてみる。
【００５９】このとき、抵抗Ｒ2 とフォトダイオードＰ
Ｄ31を介してコンデンサＣ1 に流れる充電電流は、最初
が大きくコンデンサＣ1 が充電されるに従って減り零に
なる。フォトダイオードＰＤ31に電流が流れている間、
フォトトランジスタＰＴ31はＯＮして低インピーダンス
になる。一方、トランジスタＴｒ1 はこの間ＯＮし続け
ている。トランジスタＴｒ1 のＯＮ時のインピーダンス
がこの間のフォトトランジスタＰＴ31のインピーダンス
よりも低ければ、トランジスタＴｒ1 のコレクタ端子電
圧Ｖβは略電源電位ＶCCのままなのでコンデンサＣ4 は
充電されず、また、誤りの出力信号は生じない。そうな
るように、普通、トランジスタＴｒ1 には高ｈｆｅタイ
プが選ばれる。
【００６０】しかし、もしもインピーダンスの関係が逆
の場合には、トランジスタＴｒ1 のＯＮ時のインピーダ
ンスよりもフォトトランジスタＰＴ31のインピーダンス
が低い間はトランジスタＴｒ1 のコレクタ端子電圧Ｖβ
は低下して略ＧＮＤレベルとなりコンデンサＣ4 は充電
され、その後、トランジスタＴｒ1 のＯＮ時のインピー
ダンスがフォトトランジスタＰＴ31のインピーダンスよ
りも低くなるとトランジスタＴｒ1 のコレクタ端子電圧
Ｖβは上昇して略電源電位ＶCCになるため、誤りの出力
が生じてしまう。
【００６１】このような事態を防ぐ手段として、監視回
路への入力数を増やす（情報を冗長化する）方法が考え
られる。冗長化した場合の回路構成例について以下に記
す。図８はオン・ディレー回路の第５実施形態で冗長化
した場合の回路例を示す。これは、請求項８記載の発明
に相当する計時回路を利用した例であり、ゲート電流ｉ
G とアノード電流ｉA とカソード電圧ＶK を用いて監視
する監視回路を利用した回路例である。尚、第１実施形
態と同一部分には同一符号を付して説明を省略する。
【００６２】図８において、図５に示されたオン・ディ
レー回路に、更にアノード電流ｉAを監視するためのフ
ォトカプラを追加した構成である。即ち、抵抗Ｒ1 とコ
ンデンサＣ1 の中間点とＰＵＴのアノード端子との間に
第２フォトカプラ41のフォトダイオードＰＤ41を設け、
第２フォトカプラ41のフォトトランジスタＰＴ41をトラ
ンジスタＴｒ1 のコレクタ端子側とアースとの間に接続
する。また、第１フォトカプラ31のフォトトランジスタ
ＰＴ31を、ダイオードＤ3 に代えてコンデンサＣ4 と定
電圧ラインＬ1 との間に挿入する。
【００６３】かかる構成によれば、前述のようなＰＵＴ
のゲート端子とアノード端子との短絡故障が生じた時
に、コンデンサＣ1 に抵抗Ｒ2 とフォトダイオードＰＤ
31を介して流れる充電電流が、第２フォトカプラ41のフ
ォトダイオードＰＤ41により阻止されて流れることはな
い。もしも流れたとすると、そのときフォトダイオード
ＰＤ41は短絡故障しておりフォトトランジスタＰＴ41は
低インピーダンスとならない。このため、トランジスタ
Ｔｒ1 のコレクタ端子電圧Ｖβは略電源電位ＶCCのまま
で変化しないので、コンデンサＣ4 は充電されず、誤り
の出力は生じない。
【００６４】尚、基本的に図５のオン・ディレー回路と
動作は同じであるので、ここでは動作の説明を省略す
る。そして、図５のオン・ディレー回路の安全性能を図
８の回路が満足していることは勿論である。図８の回路
の動作タイムチャートを図９に示す。また、第６実施形
態として図10に示すように、フォトトランジスタＰＴ31
のコレクタ端子を入力信号ラインＬ2 に接続することも
できる。この回路は請求項10に相当するもので、この場
合の出力Ｖ0 ′の様子を、図９の動作タイムチャートに
Ｖ0 ′として示す。
【００６５】かかる構成によれば、計時動作と入力信号
ＶINが印加されていることの確認を同時に行うことがで
き、フェールセーフ性が向上する利点がある。但し、図
10の回路構成では、論理積回路14の第２端子ｂの下限閾
値ＶL2′は図８の下限閾値Ｖ L2より高い値に設定される
ことは言うまでもない。尚、図８に示された回路中のフ
ォトトランジスタＰＴ31とフォトトランジスタＰＴ41の
配置を入れ替えても構わない。また、図８に点線で示し
た抵抗Ｒ4 、抵抗Ｒ9 と抵抗Ｒ11を、ＰＵＴ端子電位の
安定化等のために各々挿入することができる。
【００６６】次に図11にオン・ディレー回路の第７実施
形態の回路図を示す。これは、請求項11記載の発明に相
当する回路例であり、アノード電流ｉA とゲート電圧Ｖ
G を用いて監視する監視回路を利用した回路例である。
図11において、監視回路50は、抵抗Ｒ2 と抵抗Ｒ3 との
中間点に一端が接続するコンデンサＣ5 と、抵抗Ｒ1 と
コンデンサＣ1 の中間点とＰＵＴのアノード端子との間
に設けたフォトダイオードＰＤ51と、前記コンデンサＣ
5 の他端にエミッタ端子が接続しコレクタ端子が入力信
号ラインＬ2 に接続するフォトトランジスタＰＴ51とか
らなるフォトカプラ51とを備えて構成される。
【００６７】かかる回路の動作を図12に示す動作タイム
チャートを参照しながら説明する。入力信号ＶINが印加
されると、ＰＵＴ発振回路11は状態Ａになる。このとき
ＰＵＴはＯＦＦしており、アノード電流ｉA は零であ
る。また、ゲート電流ｉG も零であり、ゲート電圧ＶG
は入力信号ＶINを抵抗Ｒ2 と抵抗Ｒ3 で分圧された値と
なる（以下、この電圧をＶGaと呼ぶことにする）。
【００６８】ＰＵＴ発振回路11が状態Ａから状態Ｂへ変
わるとＰＵＴはＯＮして、アノード電流ｉA とゲート電
流ｉG が流れる。フォトダイオードＰＤ51を流れるアノ
ード電流ｉA によりフォトトランジスタＰＴ51は低イン
ピーダンスになり、フォトトランジスタＰＴ51のエミッ
タ端子電圧は上昇して略入力信号ＶINになる。また、抵
抗Ｒ2 を流れる電流の大部分はゲート電流ｉG として流
れるので、ゲート電圧ＶG は低下して略電源電位ＶCCに
なる。従って、コンデンサＣ5 は略ＶIN−ＶCCの電圧に
充電される。
【００６９】次に、ＰＵＴ発振回路11が状態Ｂから状態
Ａに変化すると、ＰＵＴはＯＦＦしてアノード電流ｉA
は零になり、フォトトランジスタＰＴ51は高インピーダ
ンスになる。ゲート電圧ＶG は電源電位ＶCCから上昇し
て再びＶGaになる。ゲート電圧ＶG の電圧変化はコンデ
ンサＣ5 によりレベル変換され、出力Ｖ0 として波高
（ＶIN＋ＶGa−ＶCC）のパルス電圧を生じる。このパル
ス電圧は論理積回路14の第２端子ｂにトリガ信号として
入力され、論理積回路14は遅延出力信号Ｚを生成する。
この後、入力信号ＶINが印加されている間は遅延出力信
号Ｚは生成され続け、入力信号ＶINが消滅すると遅延出
力信号Ｚも停止する。
【００７０】この回路構成でも、ＰＵＴ発振回路11の故
障や監視回路50の故障による誤りの出力は生成されな
い。例えば、ＰＵＴのゲート端子とカソード端子に短絡
故障が生じると、ゲート電圧ＶG は電源電位ＶCCに固定
されてパルス電圧出力に必要なＶGaへの立ち上がり変化
を行うことができず、誤りの出力は生じない。また、Ｐ
ＵＴのアノード端子とゲート端子とカソード端子に短絡
故障が生じても、ゲート電圧ＶG は電源電位ＶCCに固定
されるため、同様に、誤りの出力は生じない。また、監
視回路51のフォトトランジスタＰＴ51に短絡故障が生じ
ると出力Ｖ0 は入力信号ＶINに固定されるので、出力Ｖ
0 として入力信号ＶINに重畳したパルス電圧が出力され
ることはない。
【００７１】尚、図11に点線で示した抵抗Ｒ11を、ＰＵ
Ｔ端子電位の安定化等のために挿入することができる。
前述した各実施形態から、発振回路と監視回路とからな
る計時回路においては、図13に示すように、監視回路へ
の信号入力形態として、図13（Ａ）のように発振回路か
らの信号情報のみを受信する場合（図１、図５、図８の
実施形態が相当する）と、図13（Ｂ）のように発振回路
からの信号情報に加えて発振回路に入力する入力信号も
直接受信する場合（図４、図７、図10、図11の実施形態
が相当する）が考えられる。
【００７２】そして、図13（Ｂ）の構成とした場合に
は、発振回路の出力と監視回路に直接入力する入力信号
から計時回路に入力信号ＶINが印加されていることを２
重系で確認することができ、より一層フェールセーフ性
が高まり、計時回路の信頼性が向上する。ところで、図
４の回路でダイオードＤ2 に短絡故障が起こった場合、
図７の回路でダイオードＤ3 に短絡故障が起こった場
合、図11の回路でフォトトランジスタＰＴ51に短絡故障
が起こった場合、論理積回路14の第２端子ｂへの帰還入
力が第１端子ａにも印加されるため、論理積回路14の動
作が入力信号ＶINに依存しなくなることが考えられる。
そのような事態を防ぐには、例えば、短絡故障により帰
還入力が第１端子ａに入力されないように、ＰＵＴ発振
回路11への信号入力ラインと第１端子ａへの信号入力ラ
インとを別系とすればよい。
【００７３】論理積回路14への信号入力ラインとＰＵＴ
発振回路への信号入力ラインを別系にする方法として、
例えば入力信号ＶINがＡＣ−ＤＣ変換回路（例えば整流
回路等。また、増幅回路とトランス結合回路等を含んで
もよい）出力の場合には、図14のような本発明の第８実
施形態の回路構成が考えられる。図14において、論理積
回路14の第１端子ａへの入力信号をＶIN1 、ＰＵＴ発振
回路11と例えば監視回路12′への入力信号をＶIN2 とす
る。２つの入力信号ＶIN 1 、ＶIN2 は共通の交流信号Ｖ
ACを直流に変換した信号である。入力信号ＶIN1は、交
流信号ＶACを抵抗Ｒi1を介して第１ＡＣ−ＤＣ変換回路
61で直流に変換されて第１入力信号ラインＬ21により論
理積回路14の第１端子ａに印加され、入力信号Ｖ
IN2 は、交流信号ＶＡＣを抵抗Ｒi2を介して第２ＡＣ−
ＤＣ変換回路62で直流に変換され第２入力信号ラインＬ
22によりＰＵＴ発振回路11と監視回路12′に印加され
る。
【００７４】かかる回路構成において、論理積回路14の
第２端子ｂへの帰還信号が論理積回路14の第１端子ａに
入力されてしまう最悪の故障は、第１ＡＣ−ＤＣ変換回
路61と第２ＡＣ−ＤＣ変換回路62のそれぞれに入出力端
子間の短絡故障が生じた場合である。実際にこのような
故障が起こることはほとんどありえないが、このような
故障においても、少なくとも抵抗Ｒi1と抵抗Ｒi2を介し
て第２端子ｂへの帰還信号は第１端子ａに入力される。
【００７５】従って、抵抗Ｒi1と抵抗Ｒi2の加算抵抗値
（ｒi1＋ｒi2）と論理積回路14の第１端子ａの入力イン
ピーダンスとの抵抗分割により、第１端子ａへ入力され
る帰還信号レベルが第１端子ａの持つ下限閾値未満にな
るように抵抗を定めればよい。そうすれば、監視回路1
2′の故障により論理積回路14の第２端子ｂへの帰還信
号が入力信号ラインＬ22に伝達されることにより、第１
端子ａへ入力される帰還信号のみで誤って論理積回路14
が発振してしまうことはなく、論理積回路14の動作が入
力信号ＶIN1 （実は交流信号ＶAC）に依存しなくなるよ
うなことを防止できる。
【００７６】図14の回路構成では、第１及び第２ＡＣ−
ＤＣ変換回路61，62のそれぞれの入力側に抵抗Ｒi1と抵
抗Ｒi2を挿入したが、どちらか１つとしても良い。即
ち、帰還信号が論理積回路14へ伝達される経路に前述の
抵抗値ｒi1＋ｒi2に相当する抵抗が存在すればよい。
尚、本発明の各実施形態では、発振回路にＰＵＴを用い
たＰＵＴ発振回路の例を示しが、ＰＵＴの代わりにＵＪ
Ｔ（ユニジャンクション・トランジスタ若しくはダブル
ベース・ダイオード）を用いた発振回路を利用できるこ
とは明らかであり、発振回路としては弛張発振動作を行
う回路であればよく、例えばワンショットマルチバイブ
レータも利用できる。また、計時回路で電流検出にはフ
ォトカプラを用いて説明したが、このような無接点リレ
ーだけでなく電磁リレーのような有接点リレーを用いる
ことも可能である。また、監視回路の構成例ではトラン
ジスタはバイポーラトランジスタとして説明したが、他
のスイッチング素子（例えばＭＯＳＦＥＴ）を用いるこ
とも可能である。
【００７７】
【発明の効果】以上説明したように請求項１〜12記載の
発明によれば、発振回路が正常か否かを監視する監視回
路を設けて発振回路が正常であることを確認する構成と
したので、発振回路や監視回路が故障した時でも誤った
計時出力が発生することを防止でき、計時回路をフェー
ルセーフにできる。
【００７８】また、請求項２、６、９〜11記載の発明に
よれば、監視回路に発振回路の出力信号と入力信号とを
入力されることにより、入力信号が計時回路に印加され
ていることを２重系で確認することができ、フェールセ
ーフ性がより一層向上する。請求項13記載の発明によれ
ば、発振回路及び監視回路が故障した時に、誤った遅延
出力信号が発生することを防止でき、オン・ディレー回
路のフェールセーフを高めることができる。
【００７９】請求項14記載の発明によれば、請求項２、
６、９〜11記載の計時回路を用いた場合に、自己保持回
路の第２端子への帰還信号が回路要素の故障によって第
１端子に印加されることを防止でき、オン・ディレー回
路のフェールセーフ性をより一層向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のオン・ディレー回路の
回路図
【図２】論理積回路の回路例
【図３】同上第１実施形態の動作タイムチャート
【図４】本発明の第２実施形態のオン・ディレー回路の
回路図
【図５】本発明の第３実施形態のオン・ディレー回路の
回路図
【図６】図５の回路の動作タイムチャート
【図７】本発明の第４実施形態のオン・ディレー回路の
回路図
【図８】本発明の第５実施形態のオン・ディレー回路の
回路図
【図９】図８の回路の動作タイムチャート
【図10】本発明の第６実施形態のオン・ディレー回路の
回路図
【図11】本発明の第７実施形態のオン・ディレー回路の
回路図
【図12】図11の回路の動作タイムチャート
【図13】本発明の計時回路の監視回路信号入力形態を示
す図で、（Ａ）は発振回路からの信号のみを入力する
例、（Ｂ）は発振回路からの信号と入力信号を入力する
例
【図14】本発明の第８実施形態のオン・ディレー回路の
回路図
【図15】従来のオン・ディレー回路の回路例
【図16】図15の回路の動作タイムチャート
【符号の説明】
11 ＰＵＴ発振回路 12，12′，30，30′，40，40′，50 監視回路 13 自己保持回路 14 論理積回路 15 整流回路 61 第１ＡＣ−ＤＣ変換回路 62 第２ＡＣ−ＤＣ変換回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】入力信号が印加されてから予め設定された
    所定時間の経過後にスイッチング素子のスイッチングに
    より発振出力を発生する発振回路と、 該発振回路の電気的動作状態に基づいて前記発振回路が
    正常か否かを監視し正常である時のみ出力信号を発生す
    る監視回路と、 を備えて構成したことを特徴とするフェールセーフな計
    時回路。
  2. 【請求項２】前記監視回路が、前記発振回路からの信号
    と前記入力信号とが入力する構成である請求項１記載の
    計時回路。
  3. 【請求項３】前記監視回路は、前記発振回路が正常に動
    作したときのみ生じる信号変化に基づいて発振回路が正
    常であることを監視する構成である請求項１又は２記載
    の計時回路。
  4. 【請求項４】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成である請求項１又は
    ２記載の計時回路。
  5. 【請求項５】前記監視回路は、前記発振回路が正常に動
    作したときのみ生じる信号変化に基づいて発振回路が正
    常であることを監視する構成であって、前記発振回路が
    スイッチング素子にＰＵＴ（プログラマブル・ユニジャ
    ンクション・トランジスタ）を用いるＰＵＴ発振回路で
    ある場合に、前記ＰＵＴのカソード端子電圧を微分する
    微分回路と、アノード側が定電圧ラインに接続しカソー
    ド側が前記微分回路の出力端に接続するフォトダイオー
    ド及びコレクタ側が抵抗を介して前記定電圧ラインに接
    続しエミッタ側がアースに接続するフォトトランジスタ
    からなるフォトカプラと、コンデンサ及びダイオードか
    らなり前記コンデンサが前記抵抗とフォトトランジスタ
    との中間点と前記ダイオードのカソード側との間に接続
    され前記ダイオードのアノード側が定電圧ラインに接続
    されるレベル変換回路とを備え、レベル変換回路の出力
    信号を監視回路の出力信号とする構成とした請求項１記
    載の計時回路。
  6. 【請求項６】前記監視回路は、前記発振回路が正常に動
    作したときのみ生じる信号変化に基づいて発振回路が正
    常であることを監視する構成であって、前記発振回路が
    スイッチング素子にＰＵＴを用いるＰＵＴ発振回路であ
    る場合に、前記ＰＵＴのカソード端子電圧を微分する微
    分回路と、アノード側が定電圧ラインに接続しカソード
    側が前記微分回路の出力端に接続するフォトダイオード
    及びコレクタ側が抵抗を介して前記入力信号が印加され
    る入力信号ラインに接続しエミッタ側が前記定電圧ライ
    ンに接続するフォトトランジスタからなるフォトカプラ
    と、コンデンサ及びダイオードからなり前記コンデンサ
    が前記抵抗とフォトトランジスタとの中間点と前記ダイ
    オードのカソード側との間に接続され前記ダイオードの
    アノード側が前記入力信号ラインに接続されるレベル変
    換回路とを備え、レベル変換回路の出力信号を監視回路
    の出力信号とする構成とした請求項２記載の計時回路。
  7. 【請求項７】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成であって、前記発振
    回路がスイッチング素子にＰＵＴを用いるＰＵＴ発振回
    路である場合に、フォトダイオード及びフォトトランジ
    スからなり前記発振回路のＰＵＴのゲート電流の有無を
    検出するフォトカプラと、前記ＰＵＴのカソード電圧を
    分圧する分圧回路と、エミッタ側が定電圧ラインに接続
    しコレクタ側が前記フォトトランジスタのコレクタ側に
    接続しベース端子に前記分圧回路の分圧電圧が入力する
    トランジスタと、コンデンサ及びダイオードからなり前
    記コンデンサが前記トランジスタとフォトトランジスタ
    との中間点と前記ダイオードのカソード側との間に接続
    され前記ダイオードのアノード側が前記定電圧ラインに
    接続されるレベル変換回路とを備え、レベル変換回路の
    出力信号を監視回路の出力信号とする構成とした請求項
    １記載の計時回路。
  8. 【請求項８】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成であって、前記発振
    回路がスイッチング素子にＰＵＴを用いるＰＵＴ発振回
    路である場合に、第１フォトダイオード及び第１フォト
    トランジスからなり前記発振回路のＰＵＴのゲート電流
    の有無を検出する第１フォトカプラと、第２フォトダイ
    オード及び第２フォトトランジスからなり前記発振回路
    のＰＵＴのアノード電流の有無を検出する第２フォトカ
    プラと、前記ＰＵＴのカソード電圧を分圧する分圧回路
    と、エミッタ側が定電圧ラインに接続しコレクタ側が前
    記第２フォトトランジスタのコレクタ側に接続しベース
    端子に前記分圧回路の分圧電圧が入力するトランジスタ
    と、コンデンサ及び前記第１フォトトランジスタからな
    り前記コンデンサが前記トランジスタと第２フォトトラ
    ンジスタとの中間点と前記第１フォトトランジスタのエ
    ミッタ側との間に接続され前記第１フォトトランジスタ
    のコレクタ側が前記定電圧ラインに接続されるレベル変
    換回路とを備え、レベル変換回路の出力信号を監視回路
    の出力信号とする構成とした請求項１記載の計時回路。
  9. 【請求項９】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成であって、前記発振
    回路がスイッチング素子にＰＵＴを用いるＰＵＴ発振回
    路である場合に、フォトダイオード及びフォトトランジ
    スからなり前記発振回路のＰＵＴのゲート電流の有無を
    検出するフォトカプラと、前記ＰＵＴのカソード電圧を
    分圧する分圧回路と、エミッタ側が定電圧ラインに接続
    しコレクタ側が前記フォトトランジスタのコレクタ側に
    接続しベース端子に前記分圧回路の分圧電圧が入力する
    トランジスタと、コンデンサ及びダイオードからなり前
    記コンデンサが前記トランジスタとフォトトランジスタ
    との中間点と前記ダイオードのカソード側との間に接続
    され前記ダイオードのアノード側が前記入力信号ライン
    に接続されるレベル変換回路とを備え、レベル変換回路
    の出力信号を監視回路の出力信号とする構成とした請求
    項２記載の計時回路。
  10. 【請求項10】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成であって、前記発振
    回路がスイッチング素子にＰＵＴを用いるＰＵＴ発振回
    路である場合に、第１フォトダイオード及び第１フォト
    トランジスからなり前記発振回路のＰＵＴのゲート電流
    の有無を検出する第１フォトカプラと、第２フォトダイ
    オード及び第２フォトトランジスからなり前記発振回路
    のＰＵＴのアノード電流の有無を検出する第２フォトカ
    プラと、前記ＰＵＴのカソード電圧を分圧する分圧回路
    と、エミッタ側が定電圧ラインに接続しコレクタ側が前
    記第２フォトトランジスタのコレクタ側に接続しベース
    端子に前記分圧回路の分圧電圧が入力するトランジスタ
    と、コンデンサ及び前記第１フォトトランジスタからな
    り前記コンデンサが前記トランジスタと第２フォトトラ
    ンジスタとの中間点と前記第１フォトトランジスタのエ
    ミッタ側との間に接続され前記第１フォトトランジスタ
    のコレクタ側が前記入力信号ラインに接続されるレベル
    変換回路とを備え、レベル変換回路の出力信号を監視回
    路の出力信号とする構成とした請求項２記載の計時回
    路。
  11. 【請求項11】前記監視回路は、発振回路が正常に動作し
    た時の発振回路各部の順序的信号変化に基づいて発振回
    路が正常であることを監視する構成であって、前記発振
    回路がスイッチング素子にＰＵＴを用いるＰＵＴ発振回
    路である場合に、フォトダイオード及びフォトトランジ
    スタからなり発振回路のアノード電流の有無を検出する
    フォトカプラと、コンデンサ及び前記フォトカプラのフ
    ォトトランジスタからなり前記入力信号ラインにコレク
    タ側が接続する前記フォトトランジスタのエミッタ側に
    前記コンデンサの一端を接続しコンデンサの他端にゲー
    ト電圧が印加される構成のレベル変換回路とを備え、レ
    ベル変換回路の出力信号を監視回路の出力信号とする構
    成とした請求項２記載の計時回路。
  12. 【請求項12】前記発振回路が、ワンショットマルチバイ
    ブレータである請求項１〜４のいずれか１つに記載の計
    時回路。
  13. 【請求項13】請求項１〜12のいずれか１つに記載の計時
    回路を備えると共に、該計時回路に入力する入力信号が
    第１端子に入力し、前記監視回路の出力信号が第２端子
    に入力し、第１及び第２端子に入力する入力信号が共に
    電源電位より高い時に出力信号を発生すると共に、該出
    力信号を第２端子に帰還して当該出力信号を自己保持す
    る自己保持回路を備え、該自己保持回路の出力信号を遅
    延出力信号とする構成としたことを特徴とするオン・デ
    ィレー回路。
  14. 【請求項14】計時回路の入力信号ラインと自己保持回路
    の第１端子への入力信号ラインとを別系統にすると共
    に、少なくともどちらか一方の入力信号ラインに抵抗を
    介装する構成とした請求項13記載のオン・ディレー回
    路。
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