JPS63293787A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ゲートアレイ等の論理集積回路装置に搭載されるスタテ
ィック型ＲＡＭなどに利用して有効な技術に関するもの
である。

〔従来の技術〕

スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）等のメモリを搭載するゲートアレイ等の論理集積回路
装置がある。

このようなゲートアレイについては、例えば、日経マグ
ロウヒル社発行、１９８５年６月３°日付ｒ日経エレク
トロニクスｊの１５１頁〜１７７頁に記載されている。

〔発明が解決しようとする問題点〕

上記のようなゲートアレイに搭載されるスタティック型
ＲＡＭ等は、単体のものを含めて、固定的なワ、−ド構
成とされる。このため、システム構成に応じて、必要な
ワード構成を有するスタティック型ＲＡＭ等が選択され
る。また、ゲートアレイ等の論理集積回路装置において
行われる一連の処理の過程でメモリのワード構成を変更
する必要がある場合、例えば第４図に示されるように、
スタティック型ＲＡＭ等の外部に上位のＸアドレス信号
ＡＸｉ＋１及びＡＸｉ＋２をデコードするデコーダＤＥ
Ｃが設けられる。このデコーダＤＥＣには、上記アドレ
ス信号ＡＸｉ＋１及びＡＸｉ＋２を保持するラッチが含
まれ、このラッチにアドレス信号を取り込むための起動
制御信号σπゴが供給される。

スタティック型ＲＡＭ等のタイミング発生回路ＴＧには
、各ブロック選択信号ＢＳＩ〜ＢＳ４が確定される時点
で、第２の起動制御信号で百７が供裕され、この起動制
御信号σ百７によってスタティック型ＲＡＭ等の選択動
作が開始される。つまり、このようなゲートアレイ等の
論理集積回路装置では、ブロック選択信号を形成するた
めの起動制御信号（クロック）と、スタティック型ＲＡ
Ｍ等を起動し例えばアドレス信号ＡＸＯ〜ＡＸｉを取り
込むための起動制御信号（クロック）が別途に必要とな
る。

ゲートアレイ等の論理集積回路装置によって構成される
システムのマシンサイクルが短縮化されメモリサイクル
が高速化されるにともない、これらの起動制御信号間の
スキニーによるアクセスバラツキが顕在化し、結果的に
マシンサイクルの高速化が制限されるという問題が生じ
た。

この発明の目的は、そのワード構成をオプショナルに変
更しうるスタティック型ＲＡＭ等の半導体記憶装置を提
供することにある。この発明の他の目的は、マシンサイ
クルの高速化を図ったゲートアレイ等のメモリ内蔵の論
理集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数のメモリアレイを有するスタティック型
ＲＡＭ等の半導体記憶装置に、ブロック選択信号及び所
定のアドレス信号を保持する複数のラッチとこれらのラ
ッチの非反転出力信号又は反転出力信号を伝達する複数
のチャネル及びこれらのチャネルを選択的に結合するこ
とによって形成される複数の結線論理回路とを含むアレ
イ選択回路を設けるものである。

〔作　　用〕

上記し°た手段によれば、アレイ選択回路のチャネルを
選択的に結合しまたメモリアレイごとに設けられる入出
力回路と入出力端子との間を選択的に結合することによ
って、スタティック型ＲＡＭの半導体記憶装置のワード
構成をシステム構成に応じて最適化できるとともに、起
動制御信号（クロック）を単一化し、スタティック型Ｒ
ＡＭ等の半導体記憶装置を含むシステムのマシンサイク
ル高速化することができる。

（実施例） 第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例のブロック図が示されている。このスタテ
ィック型ＲＡＭは、特に制限されないが、ゲートアレイ
等の論理集積回路装置に内蔵される。この論理集積回路
装置には、第１図に示されるようなスタティック型ＲＡ
Ｍが複数偏設けられ、それぞれ対応するブロック選択信
号ＢＳによって選択的に動作状態とされる。第１図のス
タティック型ＲＡＭの各ブロックを構成する回路素子は
、論理集積回路装置の他のブロックを構成する回路素子
とともに、公知の半導体集積回路の製造技術によって例
えば単結晶シリコンのような１個の半導体基板上に形成
される。

この実施例のスタティック型ＲＡＭは、特に制限されな
いが、４組のメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４
をその基本構成とする。各メモリプレイＭ−ＡＲＹ１〜
Ｍ−ＡＲＹ４は、それぞれ直交して配置されるｍ本のワ
ード線とｎ組の相補データ線を含み、また各相補データ
線を対応する相補共通データ線ＣＤＩ・ＣＤ了〜ＣＤ４
・面τに択一的に接続するためのカラムスイッチを含む
。スタティック型ＲＡＭには、これらのメモリアレイに
対応してロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４
及び入出力回路１０１〜ＩＯ４が設けられ、またこれら
のメモリアレイに共通にカラムアドレスデコーダＣＤＣ
Ｒが設けられる。スタティック型ＲＡＭには、さらに４
個のデータ入出力端子ＤＩＯＩ〜ＤＩ０４とメモリ選択
信号入力端子８１〜Ｓ４が設けられる。メモリ選択信号
入力端子８１〜Ｓ４には、特に制限されないが、ブロッ
ク選択信号ＢＳ又は上位のＸアドレス信号ＡＸｉ＋１〜
ＡＸｉ＋２が選択的に供給される。アレイ選択回路ＡＳ
ＥＬは、これらのブロック選択信号ＢＳ又は上位のＸア
ドレス信号をもとに、メモリアレイＭ−ＡＲＹ　１〜Ｍ
−ＡＲＹ４を選択状態とするためのアレイ選択信号ａ１
〜ａ４を形成する。また、アレイ選択回路ＡＳＥＬは、
後述するように、ブロック選択信号ＢＳ又は上位のＸア
ドレス信号を保持する４ビツトのラッチからなるメモリ
選択信号レジスタＭＲと、このメモリ選択信号レジスタ
ＭＲの各ビットの非反転出力信号又は反転出力信号を伝
達する複数のチャネル及びこれらのチャネルが選択的に
結合されることによって形成される４組の結線論理回路
を含む、この実施例のスタティック型ＲＡＭは、各チャ
ネルと各結＃ＩＡ論理回路との間及び各入出力回路と各
入出力端子との間がオプショナルに結合されることによ
って、選択的にｍ−ｎワード×４ビット、２・ｍ・ｎワ
ード×２ビット又は４・ｍ　’　ｎワード×１ピントの
ワード構成とされる。

第１図において、メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４は、それぞれ同図の垂直方向に配置されるｍ本のワ
ード線と、同図の水平方向に配置されるｎ組の相補デー
タ線及びこれらのワード線と相補データ線の交点に格子
状に配置されるｍ×ｎ個のスタティック型メモリセルに
よって構成される。

メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４を構成する各
ワード線は、対応するロウアドレスデコーダＲＤＣＲＩ
〜ＲＤＣＲ４にそれぞれ結合され、Ｘアドレス信号ＡＸ
Ｏ〜ＡＸｉによって指定される１本のワード線が択一的
にハイレベルの選択状態とされる。

ロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４には、Ｘ
アドレスバンファＸＡＤＢからｉ＋１ビットの相補内部
アドレス信号ａｘＱ〜ａｘｉ（ここで、例えば非反転内
部アドレス信号ａｘＯと反転内部アドレス信号ａｘＱを
あわせて相補内部アドレス信号ａｘＱのように表す、以
下同じ）が共通に供給される。また、各ロウアドレスデ
コーダＲＤＣＲ１〜ＲＤＣＲ４には、後述するアレイ選
択回路ＡＳＥＬから対応するアレイ選択信号ａ１〜ａ４
がそれぞれ供給され、後述するタイミング発生回路ＴＧ
からタイミング信号φｃｅが共通に供給される。アレイ
選択信号ａ１〜ａ４は、このスタティック型ＲＡ　Ｍの
ワード構成に応じて、全ピント同時に又は２ビツトずつ
あるいは択一的にそれぞれ選択的にハイレベルとされる
。また、タイミング信号φｃｅは、起動制御信号−百が
ロウレベルとされこのスタティック型ＲＡＭが選択状態
とされるとき０１選択的にハイレベルとされる。

ロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４は、上記
タイミング信号φｃｏと対応するアレイ選択信号ａ１〜
ａ４がともにハイレベルとされるとき、選択的に動作状
態とされる。この動作状態において、ロウアドレスデコ
ーダＲＤＣＲＩ−ＲＤＣＲ４は、ＸアドレスバフファＸ
ＡＤＢから供給される相補内部アドレス信号上ｘＯ〜ａ
ｘｉをデコードし、Ｘアドレス信号ＡＸＯ〜ＡＸｉによ
って指定される１本のワード線をハイレベルの選択状態
とする。

ＸアドレスバッファＸＡＤＢには、アドレス入力端子Ａ
ＸＯ〜ＡＸｉを介して、ｌ＋１と、トのＸアドレス信号
ＡＸＯ−ＡＸｉが供給される。また、特に制限されない
が、ＸアドレスバフファＸＡＤＢには、タイミング発生
回路ＴＧからタイミング信号φａｓが供給される。この
タイミング信号φａｓは、起動制御信号σ１がハイレベ
ルからロウレベルに変化される立ち下がりエツジにおい
て一時的にハイレベルとされる。

ＸアドレスバフファＸＡＤＢは、上記タイミング信号φ
ａｓが一時的にハイレベルとされることによって、上記
Ｘアドレス信号ＡＸＯ〜ＡＸｉを取り込み、保持する。

また、Ｘアドレスバッフ７ＸＡＤＨは、これらのＸアド
レス信号ＡＸＯ〜ＡＸｉをもとに、上記相補内部アドレ
ス信号ａｘｏ〜土ｘｉを形成する。相補内部アドレス信
号ａＸＯ〜ａｘｉは、上記ロウアドレスデコーダＲＤＣ
Ｒ１〜ＲＤＣＲ４に共通に供給される。

アレイ選択回路ＡＳＥＬは、後述するように、メモリ選
択信号入力端子８１〜Ｓ４を介して供給されるブロック
選択信号ＢＳ又は上位２ビツトのＸアドレス信号ＡＸｉ
＋１及びＡＸｉ＋２を保持する４ビツトのメモリ選択信
号レジスタＭＲと、メモリ選択信号レジスタＭＲの各ビ
ットの非反転出力信号又は反転出力信号を伝達する６組
のチャネル及びこれらのチャネルが選択的に結合されて
なる４組の結線論理のノアゲート回路とを含む、アレ４
ＭＡ択回１ＡＳＥＬのメモリ選択信号レジスタＭＲには
、タイミング発生回路ＴＧから上記タイミング信号φｃ
ｍ及びφａｓが供給される。

アレイ選択回路ＡＳＥＬは、上記タイミング信号φａＳ
が一時的にハイレベルとされることによって、メモリ選
択信号入力端子３１−３４を介して供給されるブロック
選択信号ＢＳ又は上記Ｘアドレス信号ＡＸｉ＋１．ＡＸ
ｉ＋２をメモリ選択信号レジスタＭＲに取り込む、これ
らのブロック選択信号ＢＳ及びＸアドレス信号ＡＸｉ＋
１．ＡＸｉ＋２は、上記タイミング信号φｃｅがハイレ
ベルとされる期間、メモリ選択信号レジスタＭＲに保持
される。

メモリ選択信号レジスタＭＲに保持されるブロック選択
信号ＢＳ及びＸアドレス信号ＡＸｉ＋１．ＡＸｉ÷２は
、アレイ選択回路ＡＳＥＬの４組のノアゲート回路によ
ってデコードされ、アレイ選択信号ａ１〜ａ４がスタテ
ィック型ＲＡＭのワード構成に応じた所定の組み合わせ
で選択的にハイレベルとされる。これらのアレイ選択信
号ａｌＮａ４は、対応する上記ロウアドレスデコーダＲ
ＤＣＲ１〜ＲＤＣＲ４にそれぞれ供給されるとともに、
対応する入出力回路１０１〜１０４にそれぞれ供給され
る。

アレイ選択回路ＡＳＥＬの具体的な回路構成と動作につ
いては、後で詳細に説明する。

一方、メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４を構成
する各相補データ線は、図示されないカラムスイッチＣ
３ＷＩ〜Ｃ３Ｗ４の対応するスイッチＭＯＳ　Ｆ　ＥＴ
にそれぞれ結合される。これらのスイッチＭＯ５ＦＥＴ
には、カラムアドレスデコーダＣＤＣＲから対応するデ
ータ線選択信号ＹＯ〜Ｙｎがそれぞれ共通に供給される
。これにより、カラムスイッチｃｓｗｔ〜Ｃ３Ｗ４は、
対応するデータ線選択信号ＹＯ〜Ｙｎが択一的に７１イ
レベルとされるとき、対応する相補データ線を相補共通
データ線ＣＤｌ−σ百１〜ＣＤ４・て下１に択一的に接
続する。

カラムアドレスデコーダＣＤＣＨには、タイミング発生
回路ＴＧから上述のタイミング信号φｃｅが供給される
。カラムアドレスデコーダＣＤＣＲは、タイミング信号
φＣＯがハイレベルとされることによって選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダＣＤＣＲは、ＹアドレスバフファＹＡＤＢから
供給される相補内部アドレス信号１ｙＯ〜ａｙｊをデコ
ードし、Ｙアドレス信号ＡＹＯ〜ＡＹｊによって指定さ
れる相補データ線に対応するデータ線選択信号ＹＯ〜Ｙ
ｎｔｒ択一的にハイレベルとする。

ＹアドレスバッファＹＡＤＢには、アドレス入力端子Ａ
ＹＯ〜ＡＹｊを介して、Ｙアドレス信号ＡＹＯ〜ＡＹｊ
が供給される。また、ＹアドレスバッファＹＡＤＢには
、タイミング発生回路ＴＧから上述のタイミング信号φ
ａｓが供給される。

ＹアドレスバフファＹＡＤＢは、タイミング信号φａＳ
が一時的にハイレベルとされることによって、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｊを取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹＯ〜ＡＹｊをもとに、上記相
補内部アドレス信号！ｙＯ〜土ｙｊを形成し、上記カラ
ムアドレスデコーダＣＤＣＨに供給する。

相補共通データ線ＣＤＩ・ＣＤ１〜ＣＤ４・Ｃ下１には
、それぞれ対応する入出力回路１０１〜【０４が結合さ
れる。これらの入出力回路ＩＯ１〜１０４は、それぞれ
対応して設けられるデータ人カバ７フア及びデータ出力
バッファを含む。

入出力回路１０１〜ＩＯ４の各データ入カバソファには
、タイミング発生回路ＴＧからタイミング信号φｗｅが
共通に供給される。このタイミング信号φ１１８は、ス
タティック型ＲＡＭが書き込み動作モードで選択状態と
され、ワード線の選択動作が終了する時点で、一時的に
ハイレベルとされる。

一方、入出力回路！０１〜ｉ０４の各データ出力バッフ
ァには、タイミング発生回路ＴＧからタイミング価号φ
ｏｅが共通に供給される。このタイミング信号φｏｅは
、スタティック型ＲＡＭが読み出し動作モードで選択状
態とされ、ワード線の選択動作が終了し選択されたメモ
リセルから出力される読み出しデータが確立される時点
で、一時的にハイレベルとされる。また、入出力回路１
０１〜Ｉ０４の各データ入カバソファ及びデータ出カバ
７フアには、上記アレイ選択回路ＡＳＥＬから対応する
アレイ選択信号ａ１〜ａ４がそれぞれ供給される。

入出力回路１０１〜ＩＯ４の各データ入カバソファの出
力端子は、対応する上記相補共通データｕＡＣＤｌ−Ｃ
Ｄ１〜ＣＤ４・ＣＤ４にそれぞれ結合される。また、各
データ人カバソファの入力端子は、スタティック型ＲＡ
Ｍのワード構成に従って、入出力端子ＤＩＯＩ〜ＤＩ０
４に所定の組み合わせをもってそれぞれ結合される。入
出力回路１０１〜ＩＯ４の各データ出力バッファの入力
端子は、対応する上記相補共通データ線ＣＤＩ・τＤ１
〜ＣＤ４・ＣＤ４にそれぞれ結合される。また、各デー
タ出力バッファの出力端子は、スタティック型ＲＡＭの
ワード構成に従って、入出力端子ＤＩＯＩ〜ＤＩ０４に
所定の組み合わせをもってそれぞれ結合される。つまり
、特に制限されないが、スタティック型ＲＡＭがｍ　−
ｎワード×４ビットのワード構成とされるとき、第１図
に実線で示されるように、各データ人カバソファの入力
端子及び各データ出力バッファの出力端子は、対応する
入出力端子ＤＩＯＩ−ＤＩ０４にそれぞれ結合される。

このとき、アレイ選択信号ａ１〜ａ４は一斉にハイレベ
ルとされ、入出力回路１０１〜１０４のデータ人カバソ
ファ又はデータ出力バッファは一斉に動作状態とされる
。スタテイ、り型ＲＡＭが２・ｍ　−ｎワード×２ピン
トのワード構成とされるとき、第１図に点線で示される
ように、入出力回路Ｉ０１及びＩＯ２のデータ人カバソ
ファの入力端子とデータ出力バッファの出力端子が、入
出力端子１）１０１に共通に結合され、入出力回路１０
３及び１０４のデータ人カバソファの入力端子とデータ
出力バッファの出力端子が入出力端子ＤＩＯ３に共通に
結合される。このとき、アレイ選択信号ａ１とａ２又は
ａ３とａ４がそれぞれ同時にハイレベルとされ、入出力
回路１０１とＩＯ２又は１０３とｒ０４のデータ人カバ
ソファ又はデータ出力バッファはそれぞれ同時に選択的
に動作状態とされる。また、スタティック型ＲＡＭが４
・ｍ　’　ｎワード×１ビットのワード構成とされると
き、入出力回路１０１〜１０４のデータ入力バッファの
入力端子及びデータ出力バッファの出力端子がすべて入
出力端子ＤＩＯＩに共通に結合される。このとき、アレ
イ選択信号ａ１〜ａ４は択一的にハイレベルとされ、入
出力回路ＩＯ１〜１０４のデータ入カバソファ又はデー
タ出力バッファは択一的に動作状態とされる。

入出力回路１０１〜１０４の各データ人カバソファは、
スタティック型ＲＡＭの書き込み動作モードにおいて、
上記タイミング信号φｗｅ及び対応する上記アレイ選択
信号ａ１〜ａ４がともにハイレベルとされることによっ
て選択的に動作状態とされる。この動作状態において、
各データ入カバソファは、対応する入出力端子ＤＩＯＩ
〜ＤＩＯ４を介して供給される書き込みデータを取り込
み、相補書き込み信号を形成する。これらの書き込み信
号は、対応する相補共通データ線ＣＤＩ・ＣＤ１〜ＣＤ
４・ＣＤ４を介して、選択されたメモリセルにそれぞれ
供給される。タイミング信号φｗｅ又は対応するアレイ
選択信号ａ１〜ａ４がロウレベルとされるとき、各デー
タ入カバソファの出力はハイインピーダンス状態とされ
る。

入出力回路１０１〜ＩＯ４の各データ出力バンファは、
スタティック型ＲＡＭの読み出し動作モードにおいて、
上記タイミング信号φｏｅ及び対応する上記アレイ選択
信号ａｌ−ａ４がともにハイレベルとされることによっ
て選択的に動作状態とされる。この動作状態において、
各データ出カバソファは、選択されたメモリセルから対
応する相補共通データ線ＣＤＩ・ＣＤＩ〜ＣＤ４・ＣＤ
４を介して出力される読み出し信号をさらに増幅し、対
応する入出力端子ＤＩＯＩ−ＤＩＯ４を介して送出する
。タイミング信号φｏｅ又は対応するアレイ選択信号ａ
ｌ−ａ４がロウレベルとされるとき、各データ出カバソ
ファの出力はハイインピーダンス状態とされる。

タイミング発生回路ＴＧは、論理集積回路装置内の図示
されない制御回路からメモリ制御信号として供給される
起動制御信号τ百、ライトイネーブル信号ＷＥ及び出カ
イネーブル信号韮をもとに、上記各種のタイミング信号
を形成し、スタティック型ＲＡＭ内の各回路に供給する
。

第２図及び第３図には、第１図のスタティック型ＲＡＭ
のアレイ選択回路ＡＳＥＬの第１及び第２の実施例の回
路図が示されている。これらの実施例のアレイ選択回路
ＡＳＥＬは、特に制限されないが、メモリ選択信号入力
端子５ｔ−５４を介して供給されるブロック選択信号Ｂ
Ｓ又は上位２ピントのＸアドレス信号ＡＸｉ＋１及びＡ
Ｘ＋＋２を保持する４ビツトのメモリ選択信号レジスタ
ＭＲと、メモリ選択信号レジスタＭＲの各ビットの非反
転出力信号又は反転出力信号を伝達する６本のチャネル
ｓｌ、ｓｌ、ｓ２．ｓ２．ａ３及びＳ４と、上記チャネ
ルをスタティック型ＲＡＭのワード構成に応じてオプシ
ョナルに結合することによって形成される４組の結線論
理ノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ４を含む。

第２図及び第３図において、メモリ選択信号レジスタＭ
Ｒの各ビットはそれぞれ一つの非反転出力端子及び反転
出力端子を持ちまた結線論理ノアゲート回路Ｎ００１〜
Ｎ０Ｇ４は通常のノアゲート回路であるかのように記載
されているが、実際には、メモリ選択信号レジスタＭＲ
の各ビットは複数のオーブンエミッタを持つ出力トラン
ジスタを有し、ノアゲート回路Ｎ０Ｇ１〜Ｎ０Ｇ４はそ
れぞれ一つのインバータ回路にすぎない、また、これら
のインバータ回路の入力端子と回路の負の電源電圧−Ｖ
ｅｅとの間には、図示されないプルダウン抵抗が設けら
れる。それぞれの論理条件に対応して、複数の出力トラ
ンジスタのエミッタを、対応するチャネルを介して対応
するインバータ回路の入力端子に直接接続することによ
って、ノアゲート回路Ｎ００１〜Ｎ０Ｇ４が等価的に形
成される。さらに、第２図において、ノアゲート回路Ｎ
０ＧＩ〜Ｎ０Ｇ４の不必要な入力端子は実存するもので
はないが、対応しやすくするため、等価的にプルダウン
抵抗Ｒ１を介して回路の負の電源電圧−Ｖｅｅに結合さ
れるものとする。

第２図には、この実施例のスタティック型ＲＡＭがｍ　
”　ｎワード×４ピントのワード構成とされる場合のア
レイ選択回路ＡＳＥＬの接続状態が、例示的に示されて
いる。また、第３図には、この実施例のスタティック型
ＲＡＭが４・ｍ　−ｎワード×１ビットのワード構成と
される場合のアレイ選択回路ＡＳＥＬの接続状態が、例
示的に示されている。

第２図において、メモリ選択信号レジスタＭＲは４ピン
トのラッチによって構成される。メモリ選択信号レジス
タＭＲの各ビットの入力端子には、特に制限されないが
、メモリ選択信号入力端子８１〜Ｓ４を介してブロック
選択信号ＢＳが共通に供給される。ブロック選択信号Ｂ
Ｓは、このスタティック型ＲＡＭが含まれるメモリブロ
ックが指定されるとき、選択的にハイレベルとされる。

ブロック選択信号ＢＳは、各メモリアレイＭ−ＡＲＹｌ
−Ｍ−ＡＲＹ４に対応して個別に設け、それぞれ選択的
に供給するようにしてもよい、第２図の実施例において
、入出力回路ＩＯ１〜１０４のデータ入カバソファの入
力端子及びデータ出力バッファの出力端子は、対応する
入出力端子ＤＩ０１〜ＤＩＯ４にそれぞれ結合される。

メモリ選択信号レジスタＭＲのトリガ入力端子には、タ
イミング発生回路ＴＧからタイミング信号φａｓが供給
される。前述のように、このタイミング信号φａｓは、
起動制御信号ＣＥがハイレベルからロウレベルに変化さ
れスタティック型ＲＡＭが選択状態とされる当初の時点
で一時的にハイレベルとされる。さらに、メモリ選択信
号レジスタＭＲのリセット入力端子には、タイミング発
生回路ＴＧからタイミング信号φｃｅが供給される。こ
のタイミング信号φｃｏは、上記タイミング信号φａｓ
とともにハイレベルとされ、起動制御信号ＧＥがロウレ
ベルとされる間ハイレベルとされる。

メモリ選択信号レジスタＭＲは、タイミング信号φｃｅ
がハイレベルとされさらにタイミング信号φａｓが一時
的にハイレベルとされることによりて、ブロック選択信
号ＢＳのレベルを取り込む、タイミング信号φｃｅがロ
ウレベルとされるとき、メモリ選択信号レジスタＭＲは
、ブロック選択信号ＢＳのレベルに関係なく一斉にリセ
ット状態とされる。つまり、メモリ選択信号レジスタＭ
Ｒの各ビットは、スタティック型ＲＡＭが非選択状態と
されタイミング信号φｃｅがロウレベルとされる間、強
制的にリセット状態とされる。また、スタティック型Ｒ
ＡＭが選択状態とされタイミング信号φＣＯがハイレベ
ルとされることでリセット状態を解かれ、さらにタイミ
ング信号φａｓが一時的にハイレベルとされることによ
ってブロック選択信号ＢＳに従ってセット又はリセット
される。第２図の実施例ではメモリ選択信号入力端子３
１−３４はすべて共通接続される。このため、メモリ選
択信号レジスタＭＲの各ビットは、タイミング信号φｃ
ｅ及びφａｓがともにハイレベルとされるとき、ブロッ
ク選択信号ＢＳがハイレベルであると一斉にセット状態
とされ、ブロック選択信号ＢＳがロウレベルであるとリ
セット状態のままとされる。一旦セント状態とされたメ
モリ選択信号レジスタＭＲの各ピントは、タイミング信
号φｃｅがロウレベルとされるまでその状態を保持する
。

メモリ選択信号レジスタＭＲの各ビットの鼻反転出力信
号及び反転出力信号は、対応するチャネルｓＬ　　□、
ｓ２．□＋ｓ３及びマτを介して伝達される。特に制限
されないが、メモリ選択信号レジスタＭＲの各ビットの
出力トランジスタは、チャネルの各ノードに対応して複
数のオーブンエミッタを持ち、そのコレクタは回路の接
地電位（ハイレベル）に結合される。また、各チャネル
ｓ　ｌ　、ｓ　１　＋　　ｓ　２　＊　　ｓ　’ｌ　＊
　　ｓ　３及びＳ４は、メモリ選択信号レジスタＭＲの
対応するピントの出力トランジスタのエミッタ数に応じ
てそれぞれ複数チャネル設けられる。チャネルｓｌ、ｓ
ｌ、ｓ２、ｓ２．ｓ３及びｓ４のレベルは、メモリ選択
信号レジスタＭＲの対応するビットがセント状態とされ
ることによって回路の接地電位のようなハイレベルとさ
れ、またメモリ選択信号レジスタＭＲの対応するビット
がリセット状態とされることによって回路の負の電源電
圧−ｖｅｅのようなロウレベルとされる。これらのチャ
ネルは、スタティック型ＲＡＭのワード構成に応じた組
み合わせで選択的に結合され、結線論理ノアゲート回路
Ｎ００１〜Ｎ０Ｇ４が等価的に形成される。

すなわち、第２図の実施例において、ノアゲート回路Ｎ
０Ｇ１の第１の入力端子は、メモリ選択信号レジスタＭ
Ｒの第１ビツトの反転出力信号に対応するチャネル７１
に結合される。このノアゲート回路Ｎ０Ｇ１の他の入力
端子は、等価的に回路の負の電源電圧−Ｖｅｅに結合さ
れる。同様に、ノアゲート回路Ｎ０Ｇ２〜Ｎ０Ｇ４の第
１の入力端子は、メモリ選択信号レジスタＭＲの第２〜
第４ピツトの反転出力信号に対応するチャネル５２〜Ｓ
４にそれぞれ結合される。また、ノアゲート回路Ｎ０Ｇ
２〜Ｎ０Ｇ４の他の入力端子は、等価的に回路の負の電
源電圧−Ｖｅｅに結合される。各ノアゲート回路Ｎ０Ｇ
１〜Ｎ０Ｇ４の出力信号は、それぞれ上述のアレイ選択
信号ａ１〜ａ４とされる。

これにより、ノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ４の出力
信号すなわちアレイ選択信号ａ１〜ａ４は、メモリ選択
信号レジスタＭＲの対応するビットの反転出力信号がロ
ウレベルとされるとき、すなわちスタティック型ＲＡＭ
が選択状態とされ同時に対応するメモリ選択信号入力端
子Ｓ１〜Ｓ４からハイレベルのブロック選択信号ＢＳが
供給されるとき、選択的にハイレベルとされる。前述の
ように、第２図の実施例ではメモリ選択信号入力端子３
１−３４はすべて共通接続されるため、アレイ選択信号
ａ１ｍａ４はブロック選択信号ＢＳがスタティック型Ｒ
ＡＭが選択状態とされることによって一斉にハイレベル
とされる。

アレイ選択信号ａ１〜ａ４が一斉にハイレベルとされる
ことで、このスタティック型ＲＡＭのメモリアレイＭ−
ＡＲＹ１〜Ｍ−ＡＲＹ４に対応するロウアドレスデコー
ダＲＤＣＲｌ〜ＲＤＣＲ４及び入出力回路１０１−１０
４は一斉に動作状態とされる。各メモリアレイＭ−ＡＲ
Ｙ１〜Ｍ−ＡＲＹ４では、それぞれＸアドレス信号ＡＸ
Ｏ〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊに対応す
る１個のメモリセルが選択状態とされる。これらのメモ
リセルには、入出力端子ＤＩＯＩ−ＤＩＯ４を介して、
４ビツトの記憶データが同時に入出力される。つまり、
この実施例において、スタティック型ＲＡＭは、ｍ−ｎ
ワード×４ビットのワード構成とされる。

次に、第３図の実施例の場合、メモリ選択信号入力端子
Ｓ１及びＳ２には、上位２ビツトのＸアドレス信号ＡＸ
ｉ＋１及びＡＸｉ＋２がそれぞれ供給される。また、メ
モリ選択信号入力端子Ｓ４には、上記ブロック選択信号
ＢＳが供給される。メモリ選択信号入力端子Ｓ３は、ビ
ット・ケアとされる。

このとき、入出力回路１０１−１０４のデータ人カバソ
ファの入力端子及びデータ出力バッファの出力端子は、
オプシヨナルに形成される接続経路を介して、すべて入
出力端子ＤＩＯＩに共通結合される。

ノアゲート回路Ｎ０Ｇ１の第１の入力端子は、メモリ選
択信号レジスタＭＲの第１ビツトの非反転出力信号に対
応するチャネル３１に結合され、その第２の入力端子は
、メモリ選択信号レジスタＭＲの第２ビツトの非反転出
力信号に対応するチャネルｓ２に結合される。同様に、
ノアゲート回路Ｎ０Ｇ２の第１の入力端子は、メモリ選
択信号レジスタＭＲの第１ビツトの反転出力信号に対応
するチャネル１］°に結合され、第２の入力端子は、メ
モリ選択信号レジスタＭＲの第２ビツトの非反転出力信
号に対応するチャネルｓ２に結合される。

また、ノアゲート回路Ｎ０Ｇ３の第１の入力端子は、メ
モリ選択信号レジスタＭＲの第１ビツトの非反転出力信
号に対応するチャネル３１に結合され、その第２の入力
端子は、メモリ選択信号レジスタＭＲの第２ビツトの反
転出力信号に対応するチャネルｓ２に結合される。さら
に、ノアゲート回路Ｎ０Ｇ４の第１の入力端子は、メモ
リ選択信号レジスタＭＲの第１ビツトの反転出力信号に
対応するチャネル３１に結合され、その第２の入力端子
は、メモリ選択信号レジスタＭＲの第２ビツトの反転出
力信号に対応するチャネルＳ２に結合される。ノアゲー
ト回路Ｎ００１〜Ｎ０Ｇ４の第３の入力端子は、すべて
メモリ選択信号レジスタＭＲの第４ビツトの反転出力信
号に対応するチャネルｒτに共通に結合される。

これにより、ノアゲート回路Ｎ０Ｇ１の出力信号すなわ
ちアレイ選択信号ａ１は、メモリ選択信号レジスタＭＲ
の第１．第２ビツトの非反転出力信号及び第４ビツトの
反転出力信号がともにロウレベルであるとき、すなわち
スタティック型ＲＡＭが選択状態とされ同時にブロック
選択信号ＢＳがハイレベルとされ上位のＸアドレス信号
ＡＸＬ＋１〜ＡＸｉ＋２がともにロウレベルとされると
き、選択的にハイレベルとされる。同様に、ノアゲート
回路Ｎ０Ｇ２の出力信号すなわちアレイ選択信号ａ２は
、メモリ選択信号レジスタＭＲの第２ビツトの非反転出
力信号及び第１．第４ビツトの反転出力信号がともにロ
ウレベルであるとき、すなわちスタティック型ＲＡＭが
選択状態とされ同時にブロック選択信号ＢＳ及びＸアド
レス信号ＡＸｉ＋１がともにハイレベルとされＸアドレ
ス信号ＡＸｉ＋２がロウレベルとされるとき、選択的に
ハイレベルとされる。また、ノアゲート回路ＮＯＧ３の
出力信号すなわちアレイ選択信号ａ３は、メモリ選択信
号レジスタＭＲの第１ビツトの非反転出力信号及び第２
．第４ビツトの反転出力信号がともにロウレベルである
とき、すなわちスタティック型ＲＡＭが選択状態とされ
同時にブロック選択信号ＢＳ及びＸアドレス信号ＡＸｉ
＋２がともにハイレベルとされＸアドレス信号ＡＸｉ＋
１がロウレベルとされるとき、選択的にハイレベルとさ
れる。

さらに、ノアゲート回路Ｎ０ＧＩの出力信号すなわちア
レイ選択信号ａｌは、メモリ選択信号レジスタＭＲの第
１．第２及び第４ビツトの反転出力信号がすべてロウレ
ベルであるとき、すなわちスタティック型ＲＡＭが選択
状態とされ同時にブロック選択信号ＢＳ、Ｘアドレス信
号ＡＸｉ＋１及びＡＸｉ＋２がすべてハイレベルとされ
るとき、選択的にハイレベルとされる。つまり、ノアゲ
ート回路Ｎ００１〜Ｎ０Ｇ４の出力信号すなわちアレイ
選択信号ａ１〜ａ４は、スタティック型ＲＡＭが選択状
態とされブロック選択信号ＢＳがハイレベルとされると
き、Ｘアドレス信号ＡＸｉ＋１及びＡＸｉ＋２の組み合
わせに応じて択一的にハイレベルとされる。

アレイ選択信号ａｌｘａ４が択一的にハイレベルとされ
ることで、スタティック型ＲＡＭ０ロウアドレスデコー
ダＲＤＣＲ１〜ＲＤＣＲ４及び入出力回路１０１−１０
４は択一的に動作状態とされる。択一的にハイレベルと
されるアレイ選択信号に対応する一つのメモリアレイで
は、Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹアドレス信号
ＡＹＯ〜ＡＹｊに対応する１個のメモリセルが選択状態
とされる。このメモリセルには、入出力端子ＤＩＯ１を
介して、１ビツトの記憶データが入出力される。つまり
、この実施例において、スタティック型ＲＡＭは、４・
ｍ　”　ｎワード×１ビットのワード構成とされる。

以上のように、この実施例のスタティック型ＲＡＭには
、ブロック選択信号ＢＳ及び上位２ビツトのＸアドレス
信号ＡＸｉ÷１．ＡＸｉ＋２を保持するメモリ選択信号
レジスタＭＲと、メモリ選択信号レジスタＭＲの各ビッ
トの非反転出力信号又は反転出力信号を伝達するチャネ
ル及びこれらのチャネルをスタティック型ＲＡＭのワー
ド構成に応じて選択的に結合することによって形成され
る複数の結線論理回路とを含むアレイ選択回路ＡＳＥＬ
が設けられる。この実施例のスタティック型ＲＡＭは、
上記アレイ選択回路ＡＳＥＬのチャネルを所定の結合状
態とし、これに応じて入出力回路１０１〜ＩＯＡ及び入
出力端子ＤＩＯＩ　〜ＤＩ０４間を選択的に結合するこ
とで、ｍ　’　ｎワード×４ビット、２・ｍ　’　ｎワ
ード×２ビット又は４・ｍ　”　ｎワード×１ビットの
３通りのワード構成を採ることができる。また、いずれ
のワード構成においても、スタティック型ＲＡＭはｌ相
の起動制御信号（クロック）ＣＥによって制御すること
ができる。このため、一つの基本的なマスクパターンを
もとにシステムに適応した効果的なワード構成を選択で
きるとともに、システムのメモリサイクルを高速化しマ
シンサイクルを短縮することができるものである。

以上の本実施例に示されるように、この発明をゲートア
レイ等の論理集積回路装置に内蔵されるスタティック型
ＲＡＭ等の半導体記憶装置に通用した場合、次のような
効果が得られる。すなわち、（１）複数のメモリアレイ
を有するスタティック型ＲＡＭ等の半導体記憶装置に、
ブロック選択信号及び所定のアドレス信号を保持する複
数のラッチとこれらのラッチの非反転出力信号又は反転
出力信号を伝達する複数のチャネル及びこれらのチャネ
ルをワード構成に応じて選択的に結合することによって
形成される複数の結線論理回路とを含むアレイ選択回路
を設け、また複数の入出力回路及び複数の入出力端子と
の間をワード構成に応じて選択的に結合することで、一
つのマスクパターンによって形成されるスタティック型
ＲＡＭ等のワード構成を、システム構成に応じて変化さ
せることができるという効果が得られる。

（２）上記（１）項により、ゲートアレイ等の論理集積
回路に含まれるスタティック型ＲＡＭ等の半導体記憶装
置を、１相の起動制御信号（クロック）によって制御す
ることができるため、クロンクスキュ−等による制約を
受けることなく、メモリサイクルの高速化を図ることが
できるという効果が得られる。

（３）上記（１）項及び（２）項により、スタティック
型ＲＡＭ等の半導体記憶装置を搭載する論理集積回路装
置を含むシステムのマシンサイクルを高速化し、システ
ム構成の最適化を図ることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図及び第
３図の結線論理回路は、予め通常の論理ゲート回路を設
け、これらの論理ゲート回路の入力端子とチャネルとの
間をワード構成に応じて選択的に結合するものであって
もよい、また、アレイ選択回路ＡＳＥＬは、ブロック選
択信号ＢＳ及び上位のアドレス信号を取り込むためのラ
ッチを含まないものであってもよい。

メモリ選択信号として供給されるブロック選択信号ＢＳ
は、２ビット以上設けられることもよいし、アレイ選択
回路ＡＳＥＬに入力されるアドレス信号は、下位のビッ
トであってもよい、第１図の実施例において、スタティ
ック型ＲＡＭには２個又は８個以上のメモリアレイが設
けられるものであってもよい、また、この実施例ではア
レイ選択信号ａｊ〜ａ４によってロウアドレスデコーダ
ＲＤＣＲＩ　〜ＲＤＣＲ４及び入出力回路１０１〜１０
４を選択的に動作状態としているが、ロウアドレスデコ
ーダＲＤＣＲ１〜ＲＤＣＲ４はメモリが起動されること
で無条件に動作状態とし、入出力回路１０１〜１０４の
みをアレイ選択信号ａ１〜ａ４によって選択的に動作状
態としてもよい、さらに、第１図に示されるスタティッ
ク型ＲＡＭのブロック構成や第２図及び第３図に示され
るアレイ選択回路ＡＳＥＬの具体的な回路構成及び制御
信号やアドレス信号の組み合わせ等、種々の実施形態を
採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイ等の論
理集積回路装置に含まれるスタティック型ＲＡＭに通用
した場合について説明したが、それに限定されるもので
はなく、例えば、単体で用いられるスタティック型ＲＡ
Ｍやダイナミック型ＲＡＭ等の各種の半導体記憶装置や
その他のディジタル集積回路に内蔵される半導体記憶装
置にも適用できる０本発明は、少なくとも複数のメモリ
アレイを有する半導体記憶装置又はこのような半導体記
憶装置を含むディジタル装置に広（適用できる。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数のメモリアレイを有するスタティッ
ク型ＲＡＭ等の半導体記憶装置に、ブロック選択信号及
び所定のアドレス信号を保持する複数のラッチとこれら
のラッチの非反転出力信号又は反転出力信号を伝達する
複数のチャネル及びこれらのチャネルをワード構成に応
じて選択的に結合することによって形成される複数の結
線論理回路とを含むアレイ選択回路を設け、また複数の
入出力回路及び複数の入出力端子との間をワード構成に
応じて選択的に結合することで、スタティック型ＲＡＭ
等の半導体記憶装置のワード構成をシステム構成に応じ
て変化できるとともに、その起動制御信号（クロック）
を単相化することができ、半導体記憶装置を含むシステ
ムのマシンサイクルの高速化とシステム構成の最適化を
図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のスタ
ティック型ＲＡＭのアレイ選択回路の一実施例を示す回
路図、第３図は、第１図のスタティック型ＲＡＭのアレ
イ選択回路のもう一つの実施例を示す回路図、第４図は
、従来のスタティック型ＲＡＭの一例を示すブロック図
である。 Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ４・・・メモリアレイ、ＲＤ
ＣＲ１〜ＲＤＣＲ４・・・ロウアドレスデコーダ、ＩＯ
１〜１０４・・・入出力回路、ＣＤＣＲ・・・カラムア
ドレスデコーダ、ＡＳＥＬ・・・アレイ選択回路、ＸＡ
ＤＢ・・・Ｘアドレスバッファ、ＹＡＤＢ・・・Ｙアド
レスバッファ、ＴＯ・・・タイミング発生回路。 ＭＲ・・・メモリ選択信号レジスタ、ＮＯＧ　１〜Ｎ０
Ｇ４・・・ノアゲート回路（結線論理回路）、Ｓ１〜ｓ
４・・・チャネル、Ｒ１・・・抵抗、ＤＥＣ・・・デコ
ーダ。 乙 第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリアレイと、上記メモリアレイに対応し
   て設けられる複数の入出力回路と、上記入出力回路に対
   応して設けられる複数の入出力端子と、実質的なメモリ
   選択信号又は上記メモリ選択信号及び所定のアドレス信
   号を受け上記メモリアレイを選択状態とするためのアレ
   イ選択信号を選択的に形成するアレイ選択回路とを具備
   し、上記入出力回路及び上記入出力端子の間を選択的に
   結合しまた上記アレイ選択回路を所定の選択条件とする
   ことで、そのワード構成を変更しうることを特徴とする
   半導体記憶装置。 ２、上記メモリ選択信号はブロック選択信号であり、上
   記アレイ選択回路は、所定の起動制御信号に従って上記
   ブロック信号又は上記所定のアドレス信号を取り込み保
   持する複数のラッチと、上記ラッチの非反転出力信号又
   は反転出力信号を伝達する複数のチャネルと、上記複数
   のチャネルが選択的に結合されることによって形成され
   る複数の結線論理回路を含むことを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、論理集積回路装置に内蔵さ
   れることを特徴とする特許請求の範囲第１項又は第２項
   記載の半導体記憶装置。