JPH0651991A - プログラム・ローディング方式 - Google Patents
プログラム・ローディング方式Info
- Publication number
- JPH0651991A JPH0651991A JP4202794A JP20279492A JPH0651991A JP H0651991 A JPH0651991 A JP H0651991A JP 4202794 A JP4202794 A JP 4202794A JP 20279492 A JP20279492 A JP 20279492A JP H0651991 A JPH0651991 A JP H0651991A
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- JP
- Japan
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- program
- panel
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- Withdrawn
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- 239000000872 buffer Substances 0.000 claims abstract description 16
- 238000004891 communication Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 238000011068 loading method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】
【構成】パネル２０は、パネル毎に異なる値を設定する
パネル識別アドレス設定スイッチ２１と、アドレス値と
上位パネルからのアドレス値を比較する比較ブロック２
２と、同一のプログラムで動作するパネルに同じ値を設
定するプログラム・ロード用アドレス設定スイッチ２３
と、その値とアドレス・バス３０上の値を比較する比較
ブロック２４と、比較ブロック２２，２４の出力の論理
和をとるアンド・ゲート回路２５からの信号により書き
込み制御されるメモリ・バッファ２６と、メモリ・バッ
ファ２６を介して上位パネルと通信を行うＣＰＵ２７
と、ＣＰＵ２７のプログラムが格納してあるメモリ２８
と、プログラム・ローディング要求を上位パネルに通知
する割り込み線３２とを有する。 【効果】プログラム・ローディングに要する時間を短縮
することができる。
パネル識別アドレス設定スイッチ２１と、アドレス値と
上位パネルからのアドレス値を比較する比較ブロック２
２と、同一のプログラムで動作するパネルに同じ値を設
定するプログラム・ロード用アドレス設定スイッチ２３
と、その値とアドレス・バス３０上の値を比較する比較
ブロック２４と、比較ブロック２２，２４の出力の論理
和をとるアンド・ゲート回路２５からの信号により書き
込み制御されるメモリ・バッファ２６と、メモリ・バッ
ファ２６を介して上位パネルと通信を行うＣＰＵ２７
と、ＣＰＵ２７のプログラムが格納してあるメモリ２８
と、プログラム・ローディング要求を上位パネルに通知
する割り込み線３２とを有する。 【効果】プログラム・ローディングに要する時間を短縮
することができる。
Description
【０００１】
【産業上の利用分野】本発明はプログラム・ローディン
グ方式に関し、特にプログラムを格納した１つのメモリ
から複数の下位パネルへのプログラム・ローディングを
行うプログラム・ローディング方式に関する。
グ方式に関し、特にプログラムを格納した１つのメモリ
から複数の下位パネルへのプログラム・ローディングを
行うプログラム・ローディング方式に関する。
【０００２】
【従来の技術】従来のプログラム・ローディング方式
は、図４に示すように複数のパネル２０ａの監視制御を
行うパネル１０ａと、アドレス・バス３０ａ及び、デー
タ・バス３１ａにより接続されているパネル２０ａと、
パネル２０ａのプログラムが格納されているメモリ１１
ａから構成された装置において、装置を立ち上げるとき
に、パネル１は、アドレス・バス３０ａ上にプログラム
・ローディングを行うパネル２の固有値であるパネル識
別アドレス値を出力し、データ・バス３１ａ上にメモリ
１１ａに格納されているパネル２用のプログラムを出力
する。
は、図４に示すように複数のパネル２０ａの監視制御を
行うパネル１０ａと、アドレス・バス３０ａ及び、デー
タ・バス３１ａにより接続されているパネル２０ａと、
パネル２０ａのプログラムが格納されているメモリ１１
ａから構成された装置において、装置を立ち上げるとき
に、パネル１は、アドレス・バス３０ａ上にプログラム
・ローディングを行うパネル２の固有値であるパネル識
別アドレス値を出力し、データ・バス３１ａ上にメモリ
１１ａに格納されているパネル２用のプログラムを出力
する。
【０００３】パネル２０ａでは、パネルを識別するため
の値を設定するパネル識別アドレス設定スイッチ２１ａ
を有する。パネル１０ａは、パネル識別アドレス設定ス
イッチ２１ａで設定した値をアドレス・バス３０ａに出
力することによりパネル２０ａを指定し、通信を行って
いる。このパネル識別アドレス設定スイッチ２１ａで設
定する値は、他のパネル２０ａとは異なるものとなる必
要がある。比較ブロック２２ａでは、パネル識別アドレ
ス設定スイッチ２１ａで設定した値とパネル１０ａから
のアドレス・バス３０ａ上の値の比較を行い、メモリ・
バッファ２６ａへの書き込みを制御する。パネル識別ア
ドレス設定スイッチ２１ａの値とアドレス・バス３０ａ
上の値が一致すると、比較ブロック２２ａの出力が、
“０”になりメモリ・バッファ２６ａへの書き込みが許
可される。
の値を設定するパネル識別アドレス設定スイッチ２１ａ
を有する。パネル１０ａは、パネル識別アドレス設定ス
イッチ２１ａで設定した値をアドレス・バス３０ａに出
力することによりパネル２０ａを指定し、通信を行って
いる。このパネル識別アドレス設定スイッチ２１ａで設
定する値は、他のパネル２０ａとは異なるものとなる必
要がある。比較ブロック２２ａでは、パネル識別アドレ
ス設定スイッチ２１ａで設定した値とパネル１０ａから
のアドレス・バス３０ａ上の値の比較を行い、メモリ・
バッファ２６ａへの書き込みを制御する。パネル識別ア
ドレス設定スイッチ２１ａの値とアドレス・バス３０ａ
上の値が一致すると、比較ブロック２２ａの出力が、
“０”になりメモリ・バッファ２６ａへの書き込みが許
可される。
【０００４】つまり、パネル１０ａがアドレス・バス３
０ａ上にパネル識別のアドレス値をセットすることによ
りパネル２０ａを指定し、メモリ１１のプログラムをデ
ータ・バス３１上に出力することにより、指定されたパ
ネル２０ａのメモリ・バッファ２６ａにメモリ１１ａに
格納されているプログラムが書き込まれたことになる。
最後に、ＣＰＵ２７ａがメモリ２８ａにメモリ・バッフ
ァ２６ａのプログラムを転送することによりプログラム
・ローディングが終了する。
０ａ上にパネル識別のアドレス値をセットすることによ
りパネル２０ａを指定し、メモリ１１のプログラムをデ
ータ・バス３１上に出力することにより、指定されたパ
ネル２０ａのメモリ・バッファ２６ａにメモリ１１ａに
格納されているプログラムが書き込まれたことになる。
最後に、ＣＰＵ２７ａがメモリ２８ａにメモリ・バッフ
ァ２６ａのプログラムを転送することによりプログラム
・ローディングが終了する。
【０００５】
【発明が解決しようとする課題】この従来のプログラム
・ローディング方式では、立ち上げ時に初期処理として
無条件に上位パネルが、下位パネルを指定し、プログラ
ムが格納されているメモリからプログラムを下位パネル
に個々にロードしているため、１つの下位パネルのプロ
グラム・ローディングが終了しない限り次の下位パネル
のプログラム・ローディングを開始できないので、下位
パネルの数が多くなると、全下位パネルのプログラム・
ローディングに掛かる時間が長くなるという問題があっ
た。
・ローディング方式では、立ち上げ時に初期処理として
無条件に上位パネルが、下位パネルを指定し、プログラ
ムが格納されているメモリからプログラムを下位パネル
に個々にロードしているため、１つの下位パネルのプロ
グラム・ローディングが終了しない限り次の下位パネル
のプログラム・ローディングを開始できないので、下位
パネルの数が多くなると、全下位パネルのプログラム・
ローディングに掛かる時間が長くなるという問題があっ
た。
【０００６】
【課題を解決するための手段】本発明のプログラム・ロ
ーディング方式は、下位パネルのプログラム・ローディ
ング要求を上位パネルに割り込み線で通知する手段と、
前記プログラム・ローディングのためにアドレス値を設
定できるアドレス設定スイッチと、前記アドレス値と前
記上位パネルからのアドレス・バスの値とを比較する比
較ブロックと、アンド・ゲート回路を介してメモリ・バ
ッファへの書き込みの制御を行う手段を備え、同一プロ
グラムで動作する下位パネルでは同じアドレス値を前記
設定スイッチで設定し前記上位パネルでは前記下位パネ
ルのプログラム・ローディング要求の割り込みを受けた
とき一定時間他の下位パネルからのプログラム・ローデ
ィング要求の割り込みを待つタイマ機能と、前記一定時
間後にプログラム・ローディングのために設定されたア
ドレス値をパネル間の通信に使用するアドレス・バスに
出力しパネル間のデータ・バスにはプログラム格納用メ
モリに格納されたプログラムを出力する手段とを有す
る。
ーディング方式は、下位パネルのプログラム・ローディ
ング要求を上位パネルに割り込み線で通知する手段と、
前記プログラム・ローディングのためにアドレス値を設
定できるアドレス設定スイッチと、前記アドレス値と前
記上位パネルからのアドレス・バスの値とを比較する比
較ブロックと、アンド・ゲート回路を介してメモリ・バ
ッファへの書き込みの制御を行う手段を備え、同一プロ
グラムで動作する下位パネルでは同じアドレス値を前記
設定スイッチで設定し前記上位パネルでは前記下位パネ
ルのプログラム・ローディング要求の割り込みを受けた
とき一定時間他の下位パネルからのプログラム・ローデ
ィング要求の割り込みを待つタイマ機能と、前記一定時
間後にプログラム・ローディングのために設定されたア
ドレス値をパネル間の通信に使用するアドレス・バスに
出力しパネル間のデータ・バスにはプログラム格納用メ
モリに格納されたプログラムを出力する手段とを有す
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００８】パネル２０は、パネル毎に異なるアドレス
値を設定するパネル識別アドレス設定スイッチ２１と、
そのアドレス値と上位パネル１０からのアドレス・バス
３０上の値を比較する比較ブロック２２と、同一のプロ
グラムで動作するパネルでは同じ値を設定するプログラ
ム・ロード用アドレス設定スイッチ２３と、その値とア
ドレス・バス３０上の値を比較する比較ブロック２４
と、２つの比較ブロック２２，２４の出力の論理和をと
るアンド・ゲート回路２５からの信号により書き込み制
御されるメモリ・バッファ２６と、パネル１０からのア
ドレス・バス３０とデータ・バス３１が接続されている
メモリ・バッファ２６を介してパネル１０と通信するＣ
ＰＵ２７と、ＣＰＵ２７のプログラムが格納してあるメ
モリ２８と、プログラム・ローディング要求を上位パネ
ルに通知する割り込み線３２とを有して構成される。
値を設定するパネル識別アドレス設定スイッチ２１と、
そのアドレス値と上位パネル１０からのアドレス・バス
３０上の値を比較する比較ブロック２２と、同一のプロ
グラムで動作するパネルでは同じ値を設定するプログラ
ム・ロード用アドレス設定スイッチ２３と、その値とア
ドレス・バス３０上の値を比較する比較ブロック２４
と、２つの比較ブロック２２，２４の出力の論理和をと
るアンド・ゲート回路２５からの信号により書き込み制
御されるメモリ・バッファ２６と、パネル１０からのア
ドレス・バス３０とデータ・バス３１が接続されている
メモリ・バッファ２６を介してパネル１０と通信するＣ
ＰＵ２７と、ＣＰＵ２７のプログラムが格納してあるメ
モリ２８と、プログラム・ローディング要求を上位パネ
ルに通知する割り込み線３２とを有して構成される。
【０００９】次に、本実施例の動作について説明する。
装置の立ち上げ時に、パネル２０はプログラム・ローデ
ィング要求を３２の割り込み線を通してパネル１０に通
知する。パネル１０は、パネル２０よりのプログラム・
ローディング要求の割り込みを受けるとタイマを動作さ
せて一定時間他のパネル２０よりのプログラム・ローデ
ィング要求を待つ。この一定時間後にパネル１０はアド
レス・バス３０上に、プログラム・ロード用アドレス設
定スイッチ２３で設定した値をセットする。次に、デー
タ・バス３１上に、メモリ１１に格納されているプログ
ラムを出力する。
装置の立ち上げ時に、パネル２０はプログラム・ローデ
ィング要求を３２の割り込み線を通してパネル１０に通
知する。パネル１０は、パネル２０よりのプログラム・
ローディング要求の割り込みを受けるとタイマを動作さ
せて一定時間他のパネル２０よりのプログラム・ローデ
ィング要求を待つ。この一定時間後にパネル１０はアド
レス・バス３０上に、プログラム・ロード用アドレス設
定スイッチ２３で設定した値をセットする。次に、デー
タ・バス３１上に、メモリ１１に格納されているプログ
ラムを出力する。
【００１０】パネル２０の比較ブロック２４では、プロ
グラム・ロード用アドレス設定スイッチ２３の値とパネ
ル１０からのアドレス・バス３０上の値を比較し、アン
ド・ゲート回路２５を介してメモリ・バッファ２６への
書き込みを制御する。プログラム・ロード用アドレス設
定スイッチ２３の値とアドレス・バス３０上の値が一致
すると、比較ブロック２４の出力が、“０”になる。す
ると、アンド・ゲート回路２５からは、“０”が出力さ
れ、メモリ・バッファ２６への書き込みが許可される。
つまり、パネル１０が初めのパネル２０からのプログラ
ム・ローディング要求を受けてから一定時間待ってから
アドレス・バス３０上に、プログラム・ロード用アドレ
ス設定スイッチ２３の値をセットすることにより、同一
プログラムで動作する複数のパネル２０を指定し、メモ
リ１１のプログラムをデータ・バス３１上に出力するこ
とにより、その一定時間内にプログラム・ローディング
要求を上げ、なおかつ指定された複数のパネル２０のメ
モリ・バッファ２６にメモリ１１に格納されているプロ
グラムが正しいタイミングで書き込まれることになる。
グラム・ロード用アドレス設定スイッチ２３の値とパネ
ル１０からのアドレス・バス３０上の値を比較し、アン
ド・ゲート回路２５を介してメモリ・バッファ２６への
書き込みを制御する。プログラム・ロード用アドレス設
定スイッチ２３の値とアドレス・バス３０上の値が一致
すると、比較ブロック２４の出力が、“０”になる。す
ると、アンド・ゲート回路２５からは、“０”が出力さ
れ、メモリ・バッファ２６への書き込みが許可される。
つまり、パネル１０が初めのパネル２０からのプログラ
ム・ローディング要求を受けてから一定時間待ってから
アドレス・バス３０上に、プログラム・ロード用アドレ
ス設定スイッチ２３の値をセットすることにより、同一
プログラムで動作する複数のパネル２０を指定し、メモ
リ１１のプログラムをデータ・バス３１上に出力するこ
とにより、その一定時間内にプログラム・ローディング
要求を上げ、なおかつ指定された複数のパネル２０のメ
モリ・バッファ２６にメモリ１１に格納されているプロ
グラムが正しいタイミングで書き込まれることになる。
【００１１】最後に、それぞれのパネル２０で、ＣＰＵ
２７がメモリ・バッファ２６のプログラムを転送するこ
とによりプログラム・ローディングが終了する。また、
パネル１０は、プログラム・ローディングが終了したパ
ネル２０との間では、パネル毎に異なるパネル識別アド
レス設定スイッチ２１の値をアドレス・バス３０上に出
力する。すると、ある１つのパネル２０においては、パ
ネル識別アドレス設定スイッチ２１上の値とアドレス・
バス３０上の値が一致するので比較ブロック２２からは
“０”が出力され、アンド・ゲート回路２５からも
“０”が出力され、メモリ・バッファ２６への書き込み
が許可され、パネル１０とＣＰＵ２７との通信が行われ
る。
２７がメモリ・バッファ２６のプログラムを転送するこ
とによりプログラム・ローディングが終了する。また、
パネル１０は、プログラム・ローディングが終了したパ
ネル２０との間では、パネル毎に異なるパネル識別アド
レス設定スイッチ２１の値をアドレス・バス３０上に出
力する。すると、ある１つのパネル２０においては、パ
ネル識別アドレス設定スイッチ２１上の値とアドレス・
バス３０上の値が一致するので比較ブロック２２からは
“０”が出力され、アンド・ゲート回路２５からも
“０”が出力され、メモリ・バッファ２６への書き込み
が許可され、パネル１０とＣＰＵ２７との通信が行われ
る。
【００１２】
【発明の効果】以上説明したように本発明は、下位パネ
ルに、プログラムローディングの要求を上位パネルへ割
り込みにより通知する手段と、プログラムのダウン・ロ
ーディングのためのアドレスを設定する手段と、その設
定したアドレス値と上位パネルからのアドレス・バス上
の値とを比較する比較ブロックと、アンド・ゲート回路
を介してメモリ・バッファへの書き込みの制御を行う手
段を備え、上位パネルは、下位パネルからのプログラム
・ローディング要求を受けてから一定時間待ってからプ
ログラムのダウン・ローディングのためのアドレス値を
アドレス・バス上に出力し、メモリに格納されたプログ
ラムをデータ・バスに出力する手段を備えているので、
一度に複数の下位パネルにプログラムをローディングす
ることができる。したがって、プログラム・ローディン
グに掛かる時間が短縮されるという効果がある。
ルに、プログラムローディングの要求を上位パネルへ割
り込みにより通知する手段と、プログラムのダウン・ロ
ーディングのためのアドレスを設定する手段と、その設
定したアドレス値と上位パネルからのアドレス・バス上
の値とを比較する比較ブロックと、アンド・ゲート回路
を介してメモリ・バッファへの書き込みの制御を行う手
段を備え、上位パネルは、下位パネルからのプログラム
・ローディング要求を受けてから一定時間待ってからプ
ログラムのダウン・ローディングのためのアドレス値を
アドレス・バス上に出力し、メモリに格納されたプログ
ラムをデータ・バスに出力する手段を備えているので、
一度に複数の下位パネルにプログラムをローディングす
ることができる。したがって、プログラム・ローディン
グに掛かる時間が短縮されるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のプログラムローディング方式の一例のブ
ロック図である。
ロック図である。
【図３】本実施例による装置のブロック図である。
【図４】従来例による装置のブロック図である。
１０ パネル １１ メモリ ２０ パネル ２１ パネル識別アドレス設定スイッチ ２２ 比較ブロック ２３ プログラム・ロード用アドレス設定スイッチ ２４ 比較ブロック ２５ アンド・ゲート回路 ２６ メモリ・バッファ ２７ ＣＰＵ ２８ メモリ ３０ アドレス・バス ３１ データ・バス ３２ 割り込み線
Claims (1)
- 【請求項１】 下位パネルのプログラム・ローディング
要求を上位パネルに割り込み線で通知する手段と、前記
プログラム・ローディングのためにアドレス値を設定で
きるアドレス設定スイッチと、前記アドレス値と前記上
位パネルからのアドレス・バスの値とを比較する比較ブ
ロックと、アンド・ゲート回路を介してメモリ・バッフ
ァへの書き込みの制御を行う手段を備え、同一プログラ
ムで動作する下位パネルでは同じアドレス値を前記設定
スイッチで設定し前記上位パネルでは前記下位パネルの
プログラム・ローディング要求の割り込みを受けたとき
一定時間他の下位パネルからのプログラム・ローディン
グ要求の割り込みを待つタイマ機能と、前記一定時間後
にプログラム・ローディングのために設定されたアドレ
ス値をパネル間の通信に使用するアドレス・バスに出力
しパネル間のデータ・バスにはプログラム格納用メモリ
に格納されたプログラムを出力する手段とを有すること
を特徴とするプログラム・ローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202794A JPH0651991A (ja) | 1992-07-30 | 1992-07-30 | プログラム・ローディング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202794A JPH0651991A (ja) | 1992-07-30 | 1992-07-30 | プログラム・ローディング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651991A true JPH0651991A (ja) | 1994-02-25 |
Family
ID=16463302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202794A Withdrawn JPH0651991A (ja) | 1992-07-30 | 1992-07-30 | プログラム・ローディング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651991A (ja) |
-
1992
- 1992-07-30 JP JP4202794A patent/JPH0651991A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |