JPS592468A - マルチプロセツサシステムにおける通信方式 - Google Patents
マルチプロセツサシステムにおける通信方式Info
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- JPS592468A JPS592468A JP10974082A JP10974082A JPS592468A JP S592468 A JPS592468 A JP S592468A JP 10974082 A JP10974082 A JP 10974082A JP 10974082 A JP10974082 A JP 10974082A JP S592468 A JPS592468 A JP S592468A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマルチプロセッサシステムにおける各プロセッ
サ間の通信方式に関するものである。
サ間の通信方式に関するものである。
（背景技術）
従来の通信方式としては、（１）各プロセッサ間で通信
要求信号線を１対１で結んだ方式、及び（２）各プロセ
ッサにて通信要求信号線は各プロセッサに対して行なう
が各プロセッサの受信信号線は１本である方式がある。
要求信号線を１対１で結んだ方式、及び（２）各プロセ
ッサにて通信要求信号線は各プロセッサに対して行なう
が各プロセッサの受信信号線は１本である方式がある。
（１）の場合、ｎ個のプロセッサからなるマルチプロセ
ッサシステムでは通信要求信号線がｎＸ（ｎ−１）本必
要になる欠点が存在した（第１図）。
ッサシステムでは通信要求信号線がｎＸ（ｎ−１）本必
要になる欠点が存在した（第１図）。
（２）の場合、ｎ個のプロセッサからなるマルチプロセ
ッサシステムでは通信要求信号線は１１本だけで良いが
、通信要求プロセッサ番号を通信相手プロセッサに知ら
せるために各プロセッサの共通資源であるメモリ装置の
所定のアドレスに通信要求プロセッサ番号の情報を持つ
ことになる。
ッサシステムでは通信要求信号線は１１本だけで良いが
、通信要求プロセッサ番号を通信相手プロセッサに知ら
せるために各プロセッサの共通資源であるメモリ装置の
所定のアドレスに通信要求プロセッサ番号の情報を持つ
ことになる。
この所定のアドレスに、通信要求プロセッサ番号をセッ
トするのにはこの所定のアドレスをマルチプロセッサシ
ステムに含まれるプロセッサ全てが共有するため競合が
発生する。このため、メモリ装置に通信要求プロセッサ
番号及び前にセントされている情報をセントまたはりセ
ントする際、その情報を保護するためにその情報を完全
にセットまたはリセット終了するまでの間、通信要求プ
ロセソザがメモリ装置を専有していなければならない欠
点とまた、この処置の他に通信要求信号の送出という操
作を必要とするという欠点が存在した（第２図）。
トするのにはこの所定のアドレスをマルチプロセッサシ
ステムに含まれるプロセッサ全てが共有するため競合が
発生する。このため、メモリ装置に通信要求プロセッサ
番号及び前にセントされている情報をセントまたはりセ
ントする際、その情報を保護するためにその情報を完全
にセットまたはリセット終了するまでの間、通信要求プ
ロセソザがメモリ装置を専有していなければならない欠
点とまた、この処置の他に通信要求信号の送出という操
作を必要とするという欠点が存在した（第２図）。
（発明の課題）
本発明の目的は、これらの欠点を解決するために、１１
個のプロセッサからなるマルチプロセッサシステムにお
いて、通信要求のための信号線が０本の追加にて済みさ
らに通信要求プロセッサ番号の情報のセント及びリセッ
トの際、１回のメモリバスザイクルにて行なえ、さらに
通信要求信号をも同時に送出可能としたもので、その特
徴は、マルチプロセッサシステムにおける各プロセッサ
相互の間の通信方式において、各プロセッサに共通にメ
モリ装置がもうけられ、該メモリ装置の所定のアドレス
にプロセッサ間通信のための通信要求及び伺属情報のた
めのレジスタをもつ通信要求制御部がもうけられ、該制
御部と各プロセッサとが各プロセソザ対応の通信要求制
御線で結合されるごときマルチプロセッサシステムにお
ける通信力（発明の構成および作用） 先ず第３図は本発明のマルチプロセッサシステムの構成
図を示し、システムは！］１１−のプロセッサ１．２，
３．・・・１］ とメモリ装置Ａとそれに結合された通
信要求制御部１３とにより構成されている。プロセッサ
１，２，３．・・・Ｉ］と通信要求制御部Ｂと適当な数
の導線からなるシステムバスＣと通信要求信号線ＤＩ
、 、１）２ 、 Ｉ）３ 、・・・Ｄｎ によって結
合されている。
個のプロセッサからなるマルチプロセッサシステムにお
いて、通信要求のための信号線が０本の追加にて済みさ
らに通信要求プロセッサ番号の情報のセント及びリセッ
トの際、１回のメモリバスザイクルにて行なえ、さらに
通信要求信号をも同時に送出可能としたもので、その特
徴は、マルチプロセッサシステムにおける各プロセッサ
相互の間の通信方式において、各プロセッサに共通にメ
モリ装置がもうけられ、該メモリ装置の所定のアドレス
にプロセッサ間通信のための通信要求及び伺属情報のた
めのレジスタをもつ通信要求制御部がもうけられ、該制
御部と各プロセッサとが各プロセソザ対応の通信要求制
御線で結合されるごときマルチプロセッサシステムにお
ける通信力（発明の構成および作用） 先ず第３図は本発明のマルチプロセッサシステムの構成
図を示し、システムは！］１１−のプロセッサ１．２，
３．・・・１］ とメモリ装置Ａとそれに結合された通
信要求制御部１３とにより構成されている。プロセッサ
１，２，３．・・・Ｉ］と通信要求制御部Ｂと適当な数
の導線からなるシステムバスＣと通信要求信号線ＤＩ
、 、１）２ 、 Ｉ）３ 、・・・Ｄｎ によって結
合されている。
システムバスには基本構成としてメモリアクセスに必要
なアドレス、データ、それにライト、リードの起動の為
の導線とを含んでいる。
なアドレス、データ、それにライト、リードの起動の為
の導線とを含んでいる。
第４図は第３図で示した通信要求制御部Ｂの構成を示し
たものでプロセッサ間通信のための通信要求及び附属情
報を有するレジスタ１１，１２．・・・１ｎとそのレジ
スタにライトデータなセットするかいなかを選択するた
めのアドレス−数構出ブロック２１とＡ、ＮＤゲー）３
１，３２．・・・３ｎと、通信要求情報及び附属情報を
システムバスのデータバスにのせるかいなかを選択する
だめのＡＮＤゲート４１，４２．・・・４１〕ト、シス
テムバスのデータバスと、各レジスタのデータとの間に
介在する出力バッファ５１ 、５２ 、・・・５１］と
、通信要求信号をドライブする出カバソファ６１゜６２
、・・・６１］から構成されている。
たものでプロセッサ間通信のための通信要求及び附属情
報を有するレジスタ１１，１２．・・・１ｎとそのレジ
スタにライトデータなセットするかいなかを選択するた
めのアドレス−数構出ブロック２１とＡ、ＮＤゲー）３
１，３２．・・・３ｎと、通信要求情報及び附属情報を
システムバスのデータバスにのせるかいなかを選択する
だめのＡＮＤゲート４１，４２．・・・４１〕ト、シス
テムバスのデータバスと、各レジスタのデータとの間に
介在する出力バッファ５１ 、５２ 、・・・５１］と
、通信要求信号をドライブする出カバソファ６１゜６２
、・・・６１］から構成されている。
第５図（Ａ）及び（Ｂ）は第４図の１１ 、１２．−
ｉｎのレジスタ及び６１，６２．・・・６１］の出カバ
ソファの部分回路図とＪ−にフリップフロップの真理値
表である。なお６１゜６２、・・・６１］の通信要求信
号は、その信号の終端つまｈ各プロセッサにおいて適当
な値の抵抗により基本電源と接続されている。
ｉｎのレジスタ及び６１，６２．・・・６１］の出カバ
ソファの部分回路図とＪ−にフリップフロップの真理値
表である。なお６１゜６２、・・・６１］の通信要求信
号は、その信号の終端つまｈ各プロセッサにおいて適当
な値の抵抗により基本電源と接続されている。
第６図はメモリ装置のフォーマントを示し、■。
−２，・・・１］はプロセッサ１，２．・・・ｎに対す
る通信要求情報の格納エリアを示し、各エリアはＡＩ（
プロセッサ１の通信要求情報、Ｂ１（プロセッサエの通
信要求情報情報）、Ａ２（プロセッサ２の通信要求情報
）、ＩＪ２（プロセッサ２の通信要求付属情報）、・・
・・・・・・、Ａ、（ｎ−１）、（プロセッサ（ｎ−１
）の通信要求情報） 、Ｉ：３ （ｎ−１） 、（プロ
セッサ（ｎ−１’）の通信要求情報情報）を有する。
る通信要求情報の格納エリアを示し、各エリアはＡＩ（
プロセッサ１の通信要求情報、Ｂ１（プロセッサエの通
信要求情報情報）、Ａ２（プロセッサ２の通信要求情報
）、ＩＪ２（プロセッサ２の通信要求付属情報）、・・
・・・・・・、Ａ、（ｎ−１）、（プロセッサ（ｎ−１
）の通信要求情報） 、Ｉ：３ （ｎ−１） 、（プロ
セッサ（ｎ−１’）の通信要求情報情報）を有する。
第６図は装置の動作シーフェンスを示す。先ずシステム
の立上げ時にリセット信号にＬ゛を与え１１．１２．・
・・１１１のレジスタつまり、１．１１，１１２で示し
たＪ−１＜フリップフロップを初期化する。そのためＪ
−にフリップフロップの出力ＱはＩＩ、１″になってお
り通信要求信号は無効状態になっている。
の立上げ時にリセット信号にＬ゛を与え１１．１２．・
・・１１１のレジスタつまり、１．１１，１１２で示し
たＪ−１＜フリップフロップを初期化する。そのためＪ
−にフリップフロップの出力ＱはＩＩ、１″になってお
り通信要求信号は無効状態になっている。
次に、マルチプロセッサシステム内のあるプロセッサが
他のあるプロセッサに通信要求を送出するためには、シ
ステムバスのアドレスバスにあらかじめ決められている
通信相手の通信要求情報の存在するアドレスを送出し同
時に自プロセソザに与えられて℃・るビットにだげ論理
レベル°゛１′つまり°用′”をライトデータとしてデ
ータバスに送出し、また同時にライト信号を”Ｉ−Ｉ’
“にする。この時アドレスデータ及びライトデータはラ
イト信号が°Ｌ″になった後１１，１２．・・・１１１
のレジスタにデータをセットするまで保証している。ア
ドレスデー夕に対して２】のアドレス−数構出回路によ
り、どのレジスタにデータをセントするのかを判定し一
致したアドレスに相当づ−る出力な“’ＩＩ”にする。
他のあるプロセッサに通信要求を送出するためには、シ
ステムバスのアドレスバスにあらかじめ決められている
通信相手の通信要求情報の存在するアドレスを送出し同
時に自プロセソザに与えられて℃・るビットにだげ論理
レベル°゛１′つまり°用′”をライトデータとしてデ
ータバスに送出し、また同時にライト信号を”Ｉ−Ｉ’
“にする。この時アドレスデータ及びライトデータはラ
イト信号が°Ｌ″になった後１１，１２．・・・１１１
のレジスタにデータをセットするまで保証している。ア
ドレスデー夕に対して２】のアドレス−数構出回路によ
り、どのレジスタにデータをセントするのかを判定し一
致したアドレスに相当づ−る出力な“’ＩＩ”にする。
他の出力は＋＋−１．．ＩＩて゛ある。この’ Ｈ”に
なった出力とライト信号によりアントゲートＢｌ、３２
．・・・３ｎ のうちのどれかの条件が合いその出力に
は゛用″が出力される。他の出力は■・′°で゛ある。
なった出力とライト信号によりアントゲートＢｌ、３２
．・・・３ｎ のうちのどれかの条件が合いその出力に
は゛用″が出力される。他の出力は■・′°で゛ある。
その時ライトデータには、セットすべきビットにだけ°
１丁“が現われており、全てのレジスタ１．１，１２．
・・・１ｎ に入力されている。
１丁“が現われており、全てのレジスタ１．１，１２．
・・・１ｎ に入力されている。
二とでライト信号が用“′がら′Ｌ″に変わるとアンド
ゲート３１ 、３２ 、・・・３ｎの出力のうちで゛”
Ｈ”の出力であったものが１１ Ｊ、Ｉ＋に変わる。
ゲート３１ 、３２ 、・・・３ｎの出力のうちで゛”
Ｈ”の出力であったものが１１ Ｊ、Ｉ＋に変わる。
これによりレジスタ１１ 、１２．・・・ｉｎのうち選
択されたレジスタ、つまり第５図（Ａ＋のＪ−にフリッ
プフロップに希望のデータがセントされる。このことに
より、レジスタ１１．１２．・・・１１１のうち選択さ
れたレジスタの出力に’Ｉ−１”が出力され６１．．６
２．・・・６１１のバッファつまり第九図（Ａ）の６１
．１，６１２の相当するオープンコレクタインバータの
出力が有効になり通信要求信号が通信相手のプロセッサ
に通知される。要求を受けたプロセッサてはどのプロセ
ッサからの通信要求かを知るために、自分のための通信
要求情報をメモリ装置からリードする。このリードされ
るアドレス位置は先に通信要求を出すのに用いたレジス
タである。リードの際システムバスのアドレスバスに自
分のための通信要求情報が格納されているアドレスバス
タを送出し、同時にリード信号な’ＩＩ“にする。する
とアドレスに対して２１のアドレス−数構出回路により
、リードしたいレジスタが選択され一致したアドレスに
相当する出力が′用“になる。、この“’ＩＩ”の出力
とリード信号によりアントゲ−） ４１，４２．・・・
４１］のうちのどれかの条件が合い、その出力には’Ｈ
”が出力されろ。この出力により、それに接続されテ℃
・る５１，５２．・・・５１１の出カバソファのうちど
れがが選択されリードデータがシステムバスに送出され
る。この情報により、通信要求を受けたプロセッサは、
通信要求プロセッサを知ることができる。
択されたレジスタ、つまり第５図（Ａ＋のＪ−にフリッ
プフロップに希望のデータがセントされる。このことに
より、レジスタ１１．１２．・・・１１１のうち選択さ
れたレジスタの出力に’Ｉ−１”が出力され６１．．６
２．・・・６１１のバッファつまり第九図（Ａ）の６１
．１，６１２の相当するオープンコレクタインバータの
出力が有効になり通信要求信号が通信相手のプロセッサ
に通知される。要求を受けたプロセッサてはどのプロセ
ッサからの通信要求かを知るために、自分のための通信
要求情報をメモリ装置からリードする。このリードされ
るアドレス位置は先に通信要求を出すのに用いたレジス
タである。リードの際システムバスのアドレスバスに自
分のための通信要求情報が格納されているアドレスバス
タを送出し、同時にリード信号な’ＩＩ“にする。する
とアドレスに対して２１のアドレス−数構出回路により
、リードしたいレジスタが選択され一致したアドレスに
相当する出力が′用“になる。、この“’ＩＩ”の出力
とリード信号によりアントゲ−） ４１，４２．・・・
４１］のうちのどれかの条件が合い、その出力には’Ｈ
”が出力されろ。この出力により、それに接続されテ℃
・る５１，５２．・・・５１１の出カバソファのうちど
れがが選択されリードデータがシステムバスに送出され
る。この情報により、通信要求を受けたプロセッサは、
通信要求プロセッサを知ることができる。
通信終了の後通信要求をされたプロセッサは自分の通信
要求情報中の通信を終了したプロセッサ番号をリセット
する。この時は、システムバスのデータバスにリセソト
シようとするビットに論理レベル゛１″、つまり’Ｈ”
をライトデータとして送出しライトする。他のビットは
論理レベル“ｏｎとする。これによりレジスタ１１．１
２．・・・１ｎのうち選択されたレジスタの選択された
ビットの出力は’Ｉ（”から°Ｌ゛′に変わり自分に対
する通信要求信号は無効になる。さらに通信要求を送出
したプロセッサに対しその終結を知らせるために、通信
要求を送出したプロセッサに与えられている通信要求情
報の自プロセッサに与えられているビットをセントする
。この処置により、通信要求を送出したプロセッサは通
信の終了を知ることができる。この時、通（８９求附属
情報を用いるならばデータを伴なった通信か、通信の終
結かを区別することができる。
要求情報中の通信を終了したプロセッサ番号をリセット
する。この時は、システムバスのデータバスにリセソト
シようとするビットに論理レベル゛１″、つまり’Ｈ”
をライトデータとして送出しライトする。他のビットは
論理レベル“ｏｎとする。これによりレジスタ１１．１
２．・・・１ｎのうち選択されたレジスタの選択された
ビットの出力は’Ｉ（”から°Ｌ゛′に変わり自分に対
する通信要求信号は無効になる。さらに通信要求を送出
したプロセッサに対しその終結を知らせるために、通信
要求を送出したプロセッサに与えられている通信要求情
報の自プロセッサに与えられているビットをセントする
。この処置により、通信要求を送出したプロセッサは通
信の終了を知ることができる。この時、通（８９求附属
情報を用いるならばデータを伴なった通信か、通信の終
結かを区別することができる。
（発明の効果）
以」二説明したように実施例では、通信要求プロセッサ
番号のセントと通信要求信号の送出とが同一レジスタに
て行われるので、１回のメモリアクセスにて通信要求プ
ロセッサ番号のセント及び通信要求信号の送出が可能で
あるという利点とさらに各通信要求プロセッサが通信要
求情報をセットする時、自分のビット以外に対しては°
Ｌ″の情報をライトデータバスに送出することにより、
他の通信要求プロセッサ番号の情報を破壊ずろことなく
アクセスできる。そのため通信要求プロセッサが自分の
情報をセントまたはりセットする際、メモリバスを数メ
モリバスサイクル専有することなく、１メモリバスサイ
クルにて行なえる利点がある。さらに通信要求プロセッ
サ番号の情報の他にその附属情報を持つことにより、デ
ータ転送かデータ転送に対する応答かをも含めて１回の
メモリアクセスにて行なえろ利点がある。
番号のセントと通信要求信号の送出とが同一レジスタに
て行われるので、１回のメモリアクセスにて通信要求プ
ロセッサ番号のセント及び通信要求信号の送出が可能で
あるという利点とさらに各通信要求プロセッサが通信要
求情報をセットする時、自分のビット以外に対しては°
Ｌ″の情報をライトデータバスに送出することにより、
他の通信要求プロセッサ番号の情報を破壊ずろことなく
アクセスできる。そのため通信要求プロセッサが自分の
情報をセントまたはりセットする際、メモリバスを数メ
モリバスサイクル専有することなく、１メモリバスサイ
クルにて行なえる利点がある。さらに通信要求プロセッ
サ番号の情報の他にその附属情報を持つことにより、デ
ータ転送かデータ転送に対する応答かをも含めて１回の
メモリアクセスにて行なえろ利点がある。
第１図と第２図は従来のマルチプロセッサシステムの構
成図、第３図は本発明によるマルチプロセッサシステム
の構成図、第４図は第３図における通信要求制御部の詳
細な構成図、第５図（Ａ）はレジスタ１１及び出力バッ
ファ６１の部分回路図、第５図（Ｂ）はＪ−にフリップ
フロップの真理値を示す図、第６図はメモリ内に位置す
る通信要求情報の概略図、第７図は通信要求制御部の基
本動作タイムチャートである。 １．２，３．・・・ｎ；プロセノサ Ａ；メモリ装置 １３；通信要求制御部 Ｃ；システムバス １月、 ｉ）２ 、 Ｄ３ 、・・・Ｉ）ｎ；通信要求
信号線；う’ ｒ ：３２＋ ”’ ＋ ３１＋”４１
＋ ４２＋ ”’４１１ ＋ ＡＮＩ）ゲートＩＩＩ
、１１２； Ｊ−にフリップフロップ６］１，６１２；
オープンコレクタインバータゲート 特 許 出 願 人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −３１” 第１図 第２図
成図、第３図は本発明によるマルチプロセッサシステム
の構成図、第４図は第３図における通信要求制御部の詳
細な構成図、第５図（Ａ）はレジスタ１１及び出力バッ
ファ６１の部分回路図、第５図（Ｂ）はＪ−にフリップ
フロップの真理値を示す図、第６図はメモリ内に位置す
る通信要求情報の概略図、第７図は通信要求制御部の基
本動作タイムチャートである。 １．２，３．・・・ｎ；プロセノサ Ａ；メモリ装置 １３；通信要求制御部 Ｃ；システムバス １月、 ｉ）２ 、 Ｄ３ 、・・・Ｉ）ｎ；通信要求
信号線；う’ ｒ ：３２＋ ”’ ＋ ３１＋”４１
＋ ４２＋ ”’４１１ ＋ ＡＮＩ）ゲートＩＩＩ
、１１２； Ｊ−にフリップフロップ６］１，６１２；
オープンコレクタインバータゲート 特 許 出 願 人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −３１” 第１図 第２図
Claims (1)
- マルチプロセッサシステムにおケル各プロセッサ相互の
間の通信方式において、各プロセッサに共通にメモリ装
置がもうけられ、該メモリ装置の所定のアドレスにプロ
セッサ間通信のための通信要求及び伺属情報のためのレ
ジスタをもつ通信要求制御部がもうけられ、該制御部と
各プロセッサとが各プロセッサ対応の通信要求制御線で
結合されることを特徴とするマルチプロセッサシステム
における通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10974082A JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10974082A JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592468A true JPS592468A (ja) | 1984-01-09 |
| JPH0223059B2 JPH0223059B2 (ja) | 1990-05-22 |
Family
ID=14518043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10974082A Granted JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292362A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | システム間通信制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466043A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Common-bus occupying system |
-
1982
- 1982-06-28 JP JP10974082A patent/JPS592468A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466043A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Common-bus occupying system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292362A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | システム間通信制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223059B2 (ja) | 1990-05-22 |
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