JPH0652103A - 共通バスの時分割制御装置 - Google Patents
共通バスの時分割制御装置Info
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- JPH0652103A JPH0652103A JP20355492A JP20355492A JPH0652103A JP H0652103 A JPH0652103 A JP H0652103A JP 20355492 A JP20355492 A JP 20355492A JP 20355492 A JP20355492 A JP 20355492A JP H0652103 A JPH0652103 A JP H0652103A
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- system clock
- bus
- division control
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Abstract
(57)【要約】
【目的】 ２個以上の発振器と２個以上のＣＰＵとを有
するマイクロコントローラにおいて、処理速度の異なる
ＣＰＵ間でアドレスバス及びデータバスを時分割にて使
用可能とするシステムクロック切換装置を提供する。 【構成】 ２以上のＣＰＵと、２以上の発振器とを有す
るマイクロコントローラに備わるシステムクロック切換
装置において、最も周波数の高いシステムクロックに他
のシステムクロックを同期させる同期手段１４と、各Ｃ
ＰＵへ供給するシステムクロックを選択し、さらにいず
れか一つのＣＰＵが上記最高周波数システムクロックに
て動作する場合には上記最高周波数システムクロックを
各ＣＰＵに共通する共通バスにおける時分割制御クロッ
クとする選択手段２１,１５等と、上記共通バスにおけ
る時分割制御を上記時分割制御クロックにて行うバス切
換手段２０と、を備えた。
するマイクロコントローラにおいて、処理速度の異なる
ＣＰＵ間でアドレスバス及びデータバスを時分割にて使
用可能とするシステムクロック切換装置を提供する。 【構成】 ２以上のＣＰＵと、２以上の発振器とを有す
るマイクロコントローラに備わるシステムクロック切換
装置において、最も周波数の高いシステムクロックに他
のシステムクロックを同期させる同期手段１４と、各Ｃ
ＰＵへ供給するシステムクロックを選択し、さらにいず
れか一つのＣＰＵが上記最高周波数システムクロックに
て動作する場合には上記最高周波数システムクロックを
各ＣＰＵに共通する共通バスにおける時分割制御クロッ
クとする選択手段２１,１５等と、上記共通バスにおけ
る時分割制御を上記時分割制御クロックにて行うバス切
換手段２０と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、２つ以上の発振回路を
内蔵し必要に応じてシステムクロックを切り替えるタイ
プのマイクロコントローラに使用可能なシステムクロッ
ク切換装置に関する。
内蔵し必要に応じてシステムクロックを切り替えるタイ
プのマイクロコントローラに使用可能なシステムクロッ
ク切換装置に関する。
【０００２】
【従来の技術とその課題】マイクロコントローラにおい
て、システムクロックの周波数とシステムの消費電力と
は比例的関係にある。このことを利用して近年、ワンチ
ップマイクロコントローラにおいて、異なる周波数を有
するクロックを発する２つ以上の発振回路を内蔵して必
要に応じてシステムクロックを切り換え、処理速度の最
適化及び消費電力の低減を図っている。
て、システムクロックの周波数とシステムの消費電力と
は比例的関係にある。このことを利用して近年、ワンチ
ップマイクロコントローラにおいて、異なる周波数を有
するクロックを発する２つ以上の発振回路を内蔵して必
要に応じてシステムクロックを切り換え、処理速度の最
適化及び消費電力の低減を図っている。
【０００３】２個以上の中央演算処理装置(以下、ＣＰ
Ｕと記す)を有し、各ＣＰＵにおける共通バスを時分割
で制御するワンチップマイクロコントローラにおいて、
上述したシステムクロックを切り換える方法としては、
各々のＣＰＵへ供給される各システムクロックを同時
に高速から低速へ、又は低速から高速へ切り換える方
法、各々のＣＰＵへ供給するシステムクロックを個別
にして共通バスの時分割制御を低速か高速かによって切
り換える方法、が考えられる。
Ｕと記す)を有し、各ＣＰＵにおける共通バスを時分割
で制御するワンチップマイクロコントローラにおいて、
上述したシステムクロックを切り換える方法としては、
各々のＣＰＵへ供給される各システムクロックを同時
に高速から低速へ、又は低速から高速へ切り換える方
法、各々のＣＰＵへ供給するシステムクロックを個別
にして共通バスの時分割制御を低速か高速かによって切
り換える方法、が考えられる。
【０００４】ところが、上記の方法においては、すべ
てのＣＰＵへ供給するシステムクロックを一律に変更す
ることより、他のＣＰＵへ低速のシステムクロックを供
給できるのか否かの判断、及び他のＣＰＵが高速の処理
を必要としているときにはその処理の終了を待たねばな
らないという問題点がある。
てのＣＰＵへ供給するシステムクロックを一律に変更す
ることより、他のＣＰＵへ低速のシステムクロックを供
給できるのか否かの判断、及び他のＣＰＵが高速の処理
を必要としているときにはその処理の終了を待たねばな
らないという問題点がある。
【０００５】上記の方法においては、各々のＣＰＵへ
供給するシステムクロックを個別にしているため、共通
バスの時分割制御を各ＣＰＵのシステムクロックに同期
させねばならない。このため、複雑な回路構成や、処理
が複雑になるという問題点がある。本発明はこのような
問題点を解決するためになされたもので、２個以上の発
振器を有し２個以上のＣＰＵで構成するマイクロコント
ローラにおいて、処理速度の異なるＣＰＵ間でアドレス
バス及びデータバスを時分割にて使用可能なシステムク
ロック切換装置を提供することを目的とする。
供給するシステムクロックを個別にしているため、共通
バスの時分割制御を各ＣＰＵのシステムクロックに同期
させねばならない。このため、複雑な回路構成や、処理
が複雑になるという問題点がある。本発明はこのような
問題点を解決するためになされたもので、２個以上の発
振器を有し２個以上のＣＰＵで構成するマイクロコント
ローラにおいて、処理速度の異なるＣＰＵ間でアドレス
バス及びデータバスを時分割にて使用可能なシステムク
ロック切換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、それぞれが異
なる周波数を有する複数のシステムクロックを発生する
複数の発振手段からのシステムクロックに基づいて動作
する複数のＣＰＵの出力側に接続され上記ＣＰＵのそれ
ぞれにて共用する共通バスの時分割制御装置において、
上記複数のシステムクロックの内、最も周波数の高いシ
ステムクロックを最高周波数システムクロックとし、そ
の他の周波数のシステムクロックを一般周波数システム
クロックとしたとき、該一般周波数システムクロックを
発する一般発振手段に接続され、該一般発振手段が発す
る一般システムクロックを上記最高周波数システムクロ
ックに同期させた同期システムクロックを発生する同期
手段と、上記最高周波数システムクロックを発する最高
周波数発振手段及び上記同期手段が接続され、それぞれ
の上記ＣＰＵへ供給する上記最高周波数システムクロッ
ク又は上記同期システムクロックをそれぞれ選択し、
又、それぞれの上記ＣＰＵが送出する情報を上記共通バ
スを使用し転送するため上記ＣＰＵのいずれか一つが上
記最高周波数システムクロックにて動作する場合には上
記最高周波数システムクロックを上記共通バスにおける
時分割制御クロックとする選択手段と、それぞれの上記
ＣＰＵが入力側に接続され、出力側には上記共通バスが
接続され、該共通バスにおける時分割制御を上記時分割
制御クロックによって行うバス切換手段と、を備えたこ
とを特徴とする。
なる周波数を有する複数のシステムクロックを発生する
複数の発振手段からのシステムクロックに基づいて動作
する複数のＣＰＵの出力側に接続され上記ＣＰＵのそれ
ぞれにて共用する共通バスの時分割制御装置において、
上記複数のシステムクロックの内、最も周波数の高いシ
ステムクロックを最高周波数システムクロックとし、そ
の他の周波数のシステムクロックを一般周波数システム
クロックとしたとき、該一般周波数システムクロックを
発する一般発振手段に接続され、該一般発振手段が発す
る一般システムクロックを上記最高周波数システムクロ
ックに同期させた同期システムクロックを発生する同期
手段と、上記最高周波数システムクロックを発する最高
周波数発振手段及び上記同期手段が接続され、それぞれ
の上記ＣＰＵへ供給する上記最高周波数システムクロッ
ク又は上記同期システムクロックをそれぞれ選択し、
又、それぞれの上記ＣＰＵが送出する情報を上記共通バ
スを使用し転送するため上記ＣＰＵのいずれか一つが上
記最高周波数システムクロックにて動作する場合には上
記最高周波数システムクロックを上記共通バスにおける
時分割制御クロックとする選択手段と、それぞれの上記
ＣＰＵが入力側に接続され、出力側には上記共通バスが
接続され、該共通バスにおける時分割制御を上記時分割
制御クロックによって行うバス切換手段と、を備えたこ
とを特徴とする。
【０００７】
【作用】このように構成することで、同期手段は異なる
周波数にてなる複数のシステムクロックを最も周波数の
高いシステムクロックに同期させる。選択手段は、各Ｃ
ＰＵにて使用するある周波数のシステムクロックを選択
し各ＣＰＵへ送出するとともに上記ＣＰＵのいずれか一
つが上記最高周波数システムクロックにて動作する場合
には上記最高周波数システムクロックを共通アドレスバ
ス及び共通データバスにおける時分割制御クロックとす
る。よって、各ＣＰＵは選択手段が選択したシステムク
ロックにてそれぞれ動作するが、各ＣＰＵへ供給される
システムクロックは同期手段にて最高周波数システムク
ロックに対して同期が取られており、バス切換手段に供
給される時分割制御クロックも最高周波数システムクロ
ックに同期が取られていることより各ＣＰＵから送出さ
れるアドレス及びデータは時分割制御クロックに同期し
ている。
周波数にてなる複数のシステムクロックを最も周波数の
高いシステムクロックに同期させる。選択手段は、各Ｃ
ＰＵにて使用するある周波数のシステムクロックを選択
し各ＣＰＵへ送出するとともに上記ＣＰＵのいずれか一
つが上記最高周波数システムクロックにて動作する場合
には上記最高周波数システムクロックを共通アドレスバ
ス及び共通データバスにおける時分割制御クロックとす
る。よって、各ＣＰＵは選択手段が選択したシステムク
ロックにてそれぞれ動作するが、各ＣＰＵへ供給される
システムクロックは同期手段にて最高周波数システムク
ロックに対して同期が取られており、バス切換手段に供
給される時分割制御クロックも最高周波数システムクロ
ックに同期が取られていることより各ＣＰＵから送出さ
れるアドレス及びデータは時分割制御クロックに同期し
ている。
【０００８】又、選択手段は上記ＣＰＵのいずれか一つ
が上記最高周波数システムクロックにて動作する場合に
は上記最高周波数システムクロックを共通アドレスバス
及び共通データバスにおける時分割制御クロックとする
ことから、逆にすべてのＣＰＵが上記最高周波数システ
ムクロックにて動作していない場合には時分割制御クロ
ックの周波数は上記最高周波数システムクロックの周波
数よりも低い。このように選択手段等は、当該マイクロ
コントローラにおける動作周波数が低くなることより当
該マイクロコントローラの消費電力の低減に作用する。
が上記最高周波数システムクロックにて動作する場合に
は上記最高周波数システムクロックを共通アドレスバス
及び共通データバスにおける時分割制御クロックとする
ことから、逆にすべてのＣＰＵが上記最高周波数システ
ムクロックにて動作していない場合には時分割制御クロ
ックの周波数は上記最高周波数システムクロックの周波
数よりも低い。このように選択手段等は、当該マイクロ
コントローラにおける動作周波数が低くなることより当
該マイクロコントローラの消費電力の低減に作用する。
【０００９】
【実施例】本発明のシステムクロック切換装置の一実施
例を図１等を参照し以下に説明する。図１にはそれぞれ
異なる周波数のシステムクロックを発生する２個の発振
器１１及び１２と、２個のＣＰＵ１８及び１９と、本実
施例におけるシステムクロック切換装置とを示してい
る。尚、ＣＰＵ１８及び１９は、図２の(a)に示すよう
なシステムクロックが供給された場合、図２の(b)に示
す期間、アドレスを送出し、周辺装置に対して図２の
(c)に示す期間、データの入出力を行う。又、図１に示
す回路はワンチップにてなるマイクロコントローラを構
成するものである。
例を図１等を参照し以下に説明する。図１にはそれぞれ
異なる周波数のシステムクロックを発生する２個の発振
器１１及び１２と、２個のＣＰＵ１８及び１９と、本実
施例におけるシステムクロック切換装置とを示してい
る。尚、ＣＰＵ１８及び１９は、図２の(a)に示すよう
なシステムクロックが供給された場合、図２の(b)に示
す期間、アドレスを送出し、周辺装置に対して図２の
(c)に示す期間、データの入出力を行う。又、図１に示
す回路はワンチップにてなるマイクロコントローラを構
成するものである。
【００１０】発振器１１はクロックＳＹＳＣ１を送出
し、発振器１２はクロックＯＳＣ２を送出する発振器で
あり、これらのクロックＳＹＳＣ１とＯＳＣ２との間に
は、図３の(d)及び(e)に示すようにクロックＳＹＳＣ１
とクロックＯＳＣ２とは相がずれた状態で、かつクロッ
クＳＹＳＣ１の方がクロックＯＳＣ２よりも高速動作用
であり、クロックＳＹＳＣ１の方が周波数が高いという
関係を有する。
し、発振器１２はクロックＯＳＣ２を送出する発振器で
あり、これらのクロックＳＹＳＣ１とＯＳＣ２との間に
は、図３の(d)及び(e)に示すようにクロックＳＹＳＣ１
とクロックＯＳＣ２とは相がずれた状態で、かつクロッ
クＳＹＳＣ１の方がクロックＯＳＣ２よりも高速動作用
であり、クロックＳＹＳＣ１の方が周波数が高いという
関係を有する。
【００１１】発振器１１の出力側は、発振器１２の出力
側が接続され発振器１２が送出するクロックＯＳＣ２を
発振器１１が送出するクロックＳＹＳＣ１に同期させ
る、Ｄ−フリップフロップからなる同期回路１４のクロ
ック入力端子に接続されるとともに、後述するバス切換
クロック選択回路１５、及び出力側がＣＰＵ１８に接続
されるＣＰＵクロック選択回路１６に接続される。又、
発振器１１の出力側はインバータ１３を介してバス切換
クロック選択回路１５、及び出力側がＣＰＵ１９に接続
されるＣＰＵクロック選択回路１７に接続される。尚、
インバータ１３から送出される信号はクロックＳＹＳＣ
１の位相を反転したクロックＳＹＳＣ１バーである。
側が接続され発振器１２が送出するクロックＯＳＣ２を
発振器１１が送出するクロックＳＹＳＣ１に同期させ
る、Ｄ−フリップフロップからなる同期回路１４のクロ
ック入力端子に接続されるとともに、後述するバス切換
クロック選択回路１５、及び出力側がＣＰＵ１８に接続
されるＣＰＵクロック選択回路１６に接続される。又、
発振器１１の出力側はインバータ１３を介してバス切換
クロック選択回路１５、及び出力側がＣＰＵ１９に接続
されるＣＰＵクロック選択回路１７に接続される。尚、
インバータ１３から送出される信号はクロックＳＹＳＣ
１の位相を反転したクロックＳＹＳＣ１バーである。
【００１２】同期回路１４の出力端子はバス切換クロッ
ク選択回路１５及びＣＰＵクロック選択回路１７に接続
され、同期回路１４の反転信号出力端子はバス切換クロ
ック選択回路１５及びＣＰＵクロック選択回路１６に接
続される。尚、同期回路１４の出力端子からはクロック
ＯＳＣ２をクロックＳＹＳＣ１に同期させたクロックＳ
ＹＳＣ２が送出され、反転信号出力端子からはクロック
ＳＹＳＣ２の位相を反転したクロックＳＹＳＣ２バーが
送出される。
ク選択回路１５及びＣＰＵクロック選択回路１７に接続
され、同期回路１４の反転信号出力端子はバス切換クロ
ック選択回路１５及びＣＰＵクロック選択回路１６に接
続される。尚、同期回路１４の出力端子からはクロック
ＯＳＣ２をクロックＳＹＳＣ１に同期させたクロックＳ
ＹＳＣ２が送出され、反転信号出力端子からはクロック
ＳＹＳＣ２の位相を反転したクロックＳＹＳＣ２バーが
送出される。
【００１３】ＣＰＵクロック選択回路１６及び１７は、
クロック選択レジスタ２１を構成するレジスタＣＬＳＡ
２１aとＣＬＳＢ２１bとに格納されるデータに従いＣＰ
Ｕへ送出するクロックを選択する回路である。ＣＰＵク
ロック選択回路１６はＣＬＳＡ２１aの格納データによ
り、供給されるクロックＳＹＳＣ１及びクロックＳＹＳ
Ｃ２バーの内、いずれかのクロックを選択しＣＰＵ１８
へ送出し、ＣＰＵクロック選択回路１７はＣＬＳＢ２１
bの格納データにより、供給されるクロックＳＹＳＣ１
バー及びクロックＳＹＳＣ２の内、いずれかのクロック
を選択しＣＰＵ１９へ送出する。尚、ＣＬＳＡ２１aの
格納値はＣＰＵ１８によってリード及びライトできるが
ＣＰＵ１９によってはリードのみされる。一方、ＣＬＳ
Ｂ２１bの格納値はＣＰＵ１９によってリード及びライ
トできるがＣＰＵ１８によってはリードのみされる。
クロック選択レジスタ２１を構成するレジスタＣＬＳＡ
２１aとＣＬＳＢ２１bとに格納されるデータに従いＣＰ
Ｕへ送出するクロックを選択する回路である。ＣＰＵク
ロック選択回路１６はＣＬＳＡ２１aの格納データによ
り、供給されるクロックＳＹＳＣ１及びクロックＳＹＳ
Ｃ２バーの内、いずれかのクロックを選択しＣＰＵ１８
へ送出し、ＣＰＵクロック選択回路１７はＣＬＳＢ２１
bの格納データにより、供給されるクロックＳＹＳＣ１
バー及びクロックＳＹＳＣ２の内、いずれかのクロック
を選択しＣＰＵ１９へ送出する。尚、ＣＬＳＡ２１aの
格納値はＣＰＵ１８によってリード及びライトできるが
ＣＰＵ１９によってはリードのみされる。一方、ＣＬＳ
Ｂ２１bの格納値はＣＰＵ１９によってリード及びライ
トできるがＣＰＵ１８によってはリードのみされる。
【００１４】クロックＳＹＳＣ１あるいはクロックＳＹ
ＳＣ１バーに同期して動作する場合を「ファースト」、ク
ロックＳＹＳＣ２あるいはクロックＳＹＳＣ２バーに同
期して動作する場合を「スロー」と表現するものとし、ク
ロック選択レジスタ２１の格納値とＣＰＵ１８等の動作
を具体的に以下に説明する。ＣＬＳＡ２１a及びＣＬＳ
Ｂ２１bの格納値がともに「０」である場合、ＣＰＵクロ
ック選択回路１６はクロックＳＹＳＣ１を選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８及び１９はそれぞれファースト
にて動作する。
ＳＣ１バーに同期して動作する場合を「ファースト」、ク
ロックＳＹＳＣ２あるいはクロックＳＹＳＣ２バーに同
期して動作する場合を「スロー」と表現するものとし、ク
ロック選択レジスタ２１の格納値とＣＰＵ１８等の動作
を具体的に以下に説明する。ＣＬＳＡ２１a及びＣＬＳ
Ｂ２１bの格納値がともに「０」である場合、ＣＰＵクロ
ック選択回路１６はクロックＳＹＳＣ１を選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８及び１９はそれぞれファースト
にて動作する。
【００１５】又、ＣＬＳＡ２１aの格納値が「０」でＣＬ
ＳＢ２１bの格納値が「１」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ１を選択しこれをＣＰ
Ｕ１８へ送出し、ＣＰＵクロック選択回路１７はクロッ
クＳＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よ
ってＣＰＵ１８はファーストにて動作しＣＰＵ１９はス
ローにて動作する。
ＳＢ２１bの格納値が「１」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ１を選択しこれをＣＰ
Ｕ１８へ送出し、ＣＰＵクロック選択回路１７はクロッ
クＳＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よ
ってＣＰＵ１８はファーストにて動作しＣＰＵ１９はス
ローにて動作する。
【００１６】又、ＣＬＳＡ２１aの格納値が「１」でＣＬ
ＳＢ２１bの格納値が「０」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ２バーを選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８はスローにて動作しＣＰＵ１９
はファーストにて動作する。
ＳＢ２１bの格納値が「０」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ２バーを選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８はスローにて動作しＣＰＵ１９
はファーストにて動作する。
【００１７】又、ＣＬＳＡ２１a及びＣＬＳＢ２１bの格
納値がともに「１」である場合、ＣＰＵクロック選択回路
１６はクロックＳＹＳＣ２バーを選択しこれをＣＰＵ１
８へ送出し、ＣＰＵクロック選択回路１７はクロックＳ
ＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よって
ＣＰＵ１８及び１９はそれぞれスローにて動作する。
納値がともに「１」である場合、ＣＰＵクロック選択回路
１６はクロックＳＹＳＣ２バーを選択しこれをＣＰＵ１
８へ送出し、ＣＰＵクロック選択回路１７はクロックＳ
ＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よって
ＣＰＵ１８及び１９はそれぞれスローにて動作する。
【００１８】さらに又、バス切換クロック選択回路１５
は、ＣＬＳＡ２１a及びＣＬＳＢ２１bの格納値が供給さ
れるＡＮＤ回路２２の出力信号に従い、供給されるクロ
ックＳＹＳＣ１、クロックＳＹＳＣ１バー、クロックＳ
ＹＳＣ２、クロックＳＹＳＣ２バーを選択する回路であ
る。即ち、ＣＬＳＡ２１a、ＣＬＳＢ２１bの格納値のい
ずれか一方、あるいはともに「０」であるとき、換言する
とＣＰＵ１８,１９のいずれか一方、あるいはともにフ
ァースト動作を行うときには、バス切換クロック選択回
路１５はクロックＳＹＳＣ１、クロックＳＹＳＣ１バー
を選択し時分割制御クロックＢＣＳ、ＢＣＳバーとして
バス切換回路２０へ送出する。
は、ＣＬＳＡ２１a及びＣＬＳＢ２１bの格納値が供給さ
れるＡＮＤ回路２２の出力信号に従い、供給されるクロ
ックＳＹＳＣ１、クロックＳＹＳＣ１バー、クロックＳ
ＹＳＣ２、クロックＳＹＳＣ２バーを選択する回路であ
る。即ち、ＣＬＳＡ２１a、ＣＬＳＢ２１bの格納値のい
ずれか一方、あるいはともに「０」であるとき、換言する
とＣＰＵ１８,１９のいずれか一方、あるいはともにフ
ァースト動作を行うときには、バス切換クロック選択回
路１５はクロックＳＹＳＣ１、クロックＳＹＳＣ１バー
を選択し時分割制御クロックＢＣＳ、ＢＣＳバーとして
バス切換回路２０へ送出する。
【００１９】一方、ＣＬＳＡ２１a、ＣＬＳＢ２１bの格
納値がともに「１」であるとき、換言するとＣＰＵ１８,
１９がともにスロー動作を行うときには、バス切換クロ
ック選択回路１５はクロックＳＹＳＣ２、クロックＳＹ
ＳＣ２バーを選択し時分割制御クロックＢＣＳ、ＢＣＳ
バーとしてバス切換回路２０へ送出する。
納値がともに「１」であるとき、換言するとＣＰＵ１８,
１９がともにスロー動作を行うときには、バス切換クロ
ック選択回路１５はクロックＳＹＳＣ２、クロックＳＹ
ＳＣ２バーを選択し時分割制御クロックＢＣＳ、ＢＣＳ
バーとしてバス切換回路２０へ送出する。
【００２０】このように構成されるシステムクロック切
換装置の動作を以下に説明する。発振器１１が送出する
システムクロックＳＹＳＣ１はバス切換クロック選択回
路１５及びＣＰＵクロック選択回路１６へ供給され、
又、インバータ１３を介して送出されるクロックＳＹＳ
Ｃ１バーがバス切換クロック選択回路１５及びＣＰＵク
ロック選択回路１７に供給される。又、発振器１２が送
出するシステムクロックを上記システムクロックＳＹＳ
Ｃ１に同期させる同期回路１４が送出するシステムクロ
ックＳＹＳＣ２はバス切換クロック選択回路１５及びＣ
ＰＵクロック選択回路１７へ供給され、又、クロックＳ
ＹＳＣ２バーがバス切換クロック選択回路１５及びＣＰ
Ｕクロック選択回路１６に供給される。
換装置の動作を以下に説明する。発振器１１が送出する
システムクロックＳＹＳＣ１はバス切換クロック選択回
路１５及びＣＰＵクロック選択回路１６へ供給され、
又、インバータ１３を介して送出されるクロックＳＹＳ
Ｃ１バーがバス切換クロック選択回路１５及びＣＰＵク
ロック選択回路１７に供給される。又、発振器１２が送
出するシステムクロックを上記システムクロックＳＹＳ
Ｃ１に同期させる同期回路１４が送出するシステムクロ
ックＳＹＳＣ２はバス切換クロック選択回路１５及びＣ
ＰＵクロック選択回路１７へ供給され、又、クロックＳ
ＹＳＣ２バーがバス切換クロック選択回路１５及びＣＰ
Ｕクロック選択回路１６に供給される。
【００２１】上述したように、供給されるシステムクロ
ックに対するＣＰＵ１８及び１９の動作は図２に示す通
りである。即ちシステムクロックの１周期に同期して各
ＣＰＵ１８,１９からアドレスの出力が行なわれ、シス
テムクロックの後半半周期に同期してデータの入出力が
行なわれる。
ックに対するＣＰＵ１８及び１９の動作は図２に示す通
りである。即ちシステムクロックの１周期に同期して各
ＣＰＵ１８,１９からアドレスの出力が行なわれ、シス
テムクロックの後半半周期に同期してデータの入出力が
行なわれる。
【００２２】クロック選択レジスタＣＬＳＡ２１a及び
ＣＬＳＢ２１bにともに「０」のデータが格納されている
場合の動作を説明する。この場合、上述したようにＣＰ
Ｕ１８にはクロックＳＹＳＣ１が供給されＣＰＵ１９に
はクロックＳＹＳＣ１バーが供給されＣＰＵ１８及び１
９はともにファースト動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ１あるいはクロック
ＳＹＳＣ１バーを選択し時分割制御クロックとしてバス
切換回路２０へ送出する。よって、ＣＰＵ１８及び１９
は、図３の(a)に示すシステムクロックＳＹＳＣ１、及
び図示しないがシステムクロックＳＹＳＣ１バーに同期
して動作し、バス切換回路２０は供給されるシステムク
ロックＳＹＳＣ１等の各パルスに同期して図３の(b)に
示すように共通アドレスバスの時分割制御を行い、同様
に共通データバスの時分割制御を行う。
ＣＬＳＢ２１bにともに「０」のデータが格納されている
場合の動作を説明する。この場合、上述したようにＣＰ
Ｕ１８にはクロックＳＹＳＣ１が供給されＣＰＵ１９に
はクロックＳＹＳＣ１バーが供給されＣＰＵ１８及び１
９はともにファースト動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ１あるいはクロック
ＳＹＳＣ１バーを選択し時分割制御クロックとしてバス
切換回路２０へ送出する。よって、ＣＰＵ１８及び１９
は、図３の(a)に示すシステムクロックＳＹＳＣ１、及
び図示しないがシステムクロックＳＹＳＣ１バーに同期
して動作し、バス切換回路２０は供給されるシステムク
ロックＳＹＳＣ１等の各パルスに同期して図３の(b)に
示すように共通アドレスバスの時分割制御を行い、同様
に共通データバスの時分割制御を行う。
【００２３】即ち、システムクロックＳＹＳＣ１の場合
を例に取ると、システムクロックＳＹＳＣ１に同期し
て、ＣＰＵ１８は図３の(c)に示すように時刻t２にてデ
ータの入出力を行い、ＣＰＵ１９は時刻t３にてデータ
の入出力を行う。
を例に取ると、システムクロックＳＹＳＣ１に同期し
て、ＣＰＵ１８は図３の(c)に示すように時刻t２にてデ
ータの入出力を行い、ＣＰＵ１９は時刻t３にてデータ
の入出力を行う。
【００２４】次に、クロック選択レジスタＣＬＳＡ２１
a及びＣＬＳＢ２１bにともに「１」のデータが格納されて
いる場合の動作を説明する。この場合、上述したように
ＣＰＵ１８にはクロックＳＹＳＣ２バーが供給されＣＰ
Ｕ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１８及
び１９はともにスロー動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ２及びクロックＳＹ
ＳＣ２バーを選択し時分割制御クロックとしてバス切換
回路２０へ送出する。よって、システムクロックＳＹＳ
Ｃ２を例に取ると、ＣＰＵ１８及び１９は、図３の(e)
に示すシステムクロックＳＹＳＣ２に同期して動作し、
バス切換回路２０は供給されるシステムクロックＳＹＳ
Ｃ２の各パルスに同期して共通アドレスバス、共通デー
タバスの時分割制御を行う。尚、この場合のタイムチャ
ートは図示していないが、図３の(a)に示されるシステ
ムクロックＳＹＳＣ１をシステムクロックＳＹＳＣ２と
読み代えることで図３の(a)ないし(c)に示すものと同一
となる。
a及びＣＬＳＢ２１bにともに「１」のデータが格納されて
いる場合の動作を説明する。この場合、上述したように
ＣＰＵ１８にはクロックＳＹＳＣ２バーが供給されＣＰ
Ｕ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１８及
び１９はともにスロー動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ２及びクロックＳＹ
ＳＣ２バーを選択し時分割制御クロックとしてバス切換
回路２０へ送出する。よって、システムクロックＳＹＳ
Ｃ２を例に取ると、ＣＰＵ１８及び１９は、図３の(e)
に示すシステムクロックＳＹＳＣ２に同期して動作し、
バス切換回路２０は供給されるシステムクロックＳＹＳ
Ｃ２の各パルスに同期して共通アドレスバス、共通デー
タバスの時分割制御を行う。尚、この場合のタイムチャ
ートは図示していないが、図３の(a)に示されるシステ
ムクロックＳＹＳＣ１をシステムクロックＳＹＳＣ２と
読み代えることで図３の(a)ないし(c)に示すものと同一
となる。
【００２５】よって、例えばシステムクロックＳＹＳＣ
２に同期して、ＣＰＵ１８は図３の(c)に示すように時
刻t２０にてデータの入出力を行い、ＣＰＵ１９は時刻t
３０にてデータの入出力を行う。
２に同期して、ＣＰＵ１８は図３の(c)に示すように時
刻t２０にてデータの入出力を行い、ＣＰＵ１９は時刻t
３０にてデータの入出力を行う。
【００２６】次に、クロック選択レジスタＣＬＳＡ２１
aに「０」のデータが、ＣＬＳＢ２１bに「１」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ１が供給され
ＣＰＵ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１
８はファースト動作を行い、ＣＰＵ１９はスロー動作を
行う。又、バス切換クロック選択回路１５は、上述した
ようにＣＬＳＡ２１aの格納値が０であることから、ク
ロックＳＹＳＣ１及びクロックＳＹＳＣ１バーを選択し
時分割制御クロックとしてバス切換回路２０へ送出す
る。バス切換回路２０は供給されるシステムクロックＳ
ＹＳＣ１及びクロックＳＹＳＣ１バーの各パルスに同期
して共通アドレスバス、共通データバスの時分割制御を
行う。
aに「０」のデータが、ＣＬＳＢ２１bに「１」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ１が供給され
ＣＰＵ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１
８はファースト動作を行い、ＣＰＵ１９はスロー動作を
行う。又、バス切換クロック選択回路１５は、上述した
ようにＣＬＳＡ２１aの格納値が０であることから、ク
ロックＳＹＳＣ１及びクロックＳＹＳＣ１バーを選択し
時分割制御クロックとしてバス切換回路２０へ送出す
る。バス切換回路２０は供給されるシステムクロックＳ
ＹＳＣ１及びクロックＳＹＳＣ１バーの各パルスに同期
して共通アドレスバス、共通データバスの時分割制御を
行う。
【００２７】よってＣＰＵ１８は、上述したファースト
動作の場合と同様に、システムクロックＳＹＳＣ１に同
期して図３の(c)に示す時刻t２にてデータの入出力を行
う。一方、ＣＰＵ１９は、図３の(e)に示すシステムク
ロックＳＹＳＣ２に同期して動作し、図３の(f)に示す
ようにアドレスを出力し図３の(g)に示すようにデータ
の入出力を行う。よってＣＰＵ１９は、図３に示すよう
に時刻t１００にてデータの入出力を行う。
動作の場合と同様に、システムクロックＳＹＳＣ１に同
期して図３の(c)に示す時刻t２にてデータの入出力を行
う。一方、ＣＰＵ１９は、図３の(e)に示すシステムク
ロックＳＹＳＣ２に同期して動作し、図３の(f)に示す
ようにアドレスを出力し図３の(g)に示すようにデータ
の入出力を行う。よってＣＰＵ１９は、図３に示すよう
に時刻t１００にてデータの入出力を行う。
【００２８】次に、クロック選択レジスタＣＬＳＡ２１
aに「１」のデータが、ＣＬＳＢ２１bに「０」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ２バーが供給
されＣＰＵ１９にはクロックＳＹＳＣ１バーが供給され
ＣＰＵ１８はスロー動作を行い、ＣＰＵ１９はファース
ト動作を行う。又、バス切換クロック選択回路１５は、
上述したようにＣＬＳＢ２１bの格納値が０であること
から、クロックＳＹＳＣ１及びクロックＳＹＳＣ１バー
を選択し時分割制御クロックとしてバス切換回路２０へ
送出する。バス切換回路２０は供給されるシステムクロ
ックＳＹＳＣ１及びクロックＳＹＳＣ１バーの各パルス
に同期して共通アドレスバス、共通データバスの時分割
制御を行う。
aに「１」のデータが、ＣＬＳＢ２１bに「０」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ２バーが供給
されＣＰＵ１９にはクロックＳＹＳＣ１バーが供給され
ＣＰＵ１８はスロー動作を行い、ＣＰＵ１９はファース
ト動作を行う。又、バス切換クロック選択回路１５は、
上述したようにＣＬＳＢ２１bの格納値が０であること
から、クロックＳＹＳＣ１及びクロックＳＹＳＣ１バー
を選択し時分割制御クロックとしてバス切換回路２０へ
送出する。バス切換回路２０は供給されるシステムクロ
ックＳＹＳＣ１及びクロックＳＹＳＣ１バーの各パルス
に同期して共通アドレスバス、共通データバスの時分割
制御を行う。
【００２９】よってＣＰＵ１８は、上述したスロー動作
の場合と同様に、図３の(e)に示すシステムクロックＳ
ＹＳＣ２に同期して図３の(g)に示す時刻t１００にてデ
ータの入出力を行う。一方、ＣＰＵ１９は、ファースト
動作を行い図３の(a)に示すシステムクロックＳＹＳＣ
１に同期して動作し、図３の(c)に示すように時刻t２に
てデータの入出力を行う。
の場合と同様に、図３の(e)に示すシステムクロックＳ
ＹＳＣ２に同期して図３の(g)に示す時刻t１００にてデ
ータの入出力を行う。一方、ＣＰＵ１９は、ファースト
動作を行い図３の(a)に示すシステムクロックＳＹＳＣ
１に同期して動作し、図３の(c)に示すように時刻t２に
てデータの入出力を行う。
【００３０】このように、バス切換回路２０における共
通アドレスバス及び共通データバスにおける時分割制御
は、ＣＰＵ１８,１９のいずれか一方あるいは双方がフ
ァースト動作をしているときには高い周波数のシステム
クロックに同期して行うが、それぞれのＣＰＵ１８,１
９へ供給されるシステムクロックは同期がなされている
ので、問題なく行うことができる。したがって、いずれ
のＣＰＵ１８,１９も互いに他方のＣＰＵの動作状況を
考慮することなくそれぞれ供給されるシステムクロック
の周波数に応じて独自に動作することができ、アドレス
及びデータをバス切換回路２０へ送出することができ
る。
通アドレスバス及び共通データバスにおける時分割制御
は、ＣＰＵ１８,１９のいずれか一方あるいは双方がフ
ァースト動作をしているときには高い周波数のシステム
クロックに同期して行うが、それぞれのＣＰＵ１８,１
９へ供給されるシステムクロックは同期がなされている
ので、問題なく行うことができる。したがって、いずれ
のＣＰＵ１８,１９も互いに他方のＣＰＵの動作状況を
考慮することなくそれぞれ供給されるシステムクロック
の周波数に応じて独自に動作することができ、アドレス
及びデータをバス切換回路２０へ送出することができ
る。
【００３１】又、いずれのＣＰＵ１８,１９もスロー動
作である場合には、バス切換回路２０における共通アド
レスバス等の時分割制御用のシステムクロックを周波数
の低いものに変更するので、システムの消費電力を低減
することができる。尚、上述した実施例における回路を
含むマイクロコントローラはワンチップにて構成されて
いるものが好ましい。
作である場合には、バス切換回路２０における共通アド
レスバス等の時分割制御用のシステムクロックを周波数
の低いものに変更するので、システムの消費電力を低減
することができる。尚、上述した実施例における回路を
含むマイクロコントローラはワンチップにて構成されて
いるものが好ましい。
【００３２】又、上述した実施例では、発振器が２つ、
ＣＰＵが２つの場合について説明したが、これに限るも
のではなく、発振器及びＣＰＵが３以上設けられるよう
な場合にも適用することができる。即ち、発振器が３以
上設けられる場合には、同期回路１４に相当する回路を
必要数設け、各同期回路にて最も周波数の高いシステム
クロックに同期するように他のシステムクロックの位相
を調節すれば良い。又、ＣＰＵが３以上設けられる場合
には、クロック選択レジスタ２１のビット数を増やし、
ＣＰＵクロック選択回路１６,１７に相当する回路を増
やすことで実現することができる。
ＣＰＵが２つの場合について説明したが、これに限るも
のではなく、発振器及びＣＰＵが３以上設けられるよう
な場合にも適用することができる。即ち、発振器が３以
上設けられる場合には、同期回路１４に相当する回路を
必要数設け、各同期回路にて最も周波数の高いシステム
クロックに同期するように他のシステムクロックの位相
を調節すれば良い。又、ＣＰＵが３以上設けられる場合
には、クロック選択レジスタ２１のビット数を増やし、
ＣＰＵクロック選択回路１６,１７に相当する回路を増
やすことで実現することができる。
【００３３】
【発明の効果】以上詳述したように本発明によれば、各
ＣＰＵは選択手段が選択したシステムクロックにてそれ
ぞれ動作するが、各ＣＰＵへ供給されるシステムクロッ
クは同期手段にて最高周波数システムクロックに対して
同期が取られており、又、バス切換手段に供給される時
分割制御クロックも最高周波数システムクロックに同期
が取られていることから、各システムクロックにて動作
する各ＣＰＵから送出されるアドレス及びデータは時分
割制御クロックに同期しており共通アドレスバス及び共
通データバスを時分割制御にて使用することができる。
ＣＰＵは選択手段が選択したシステムクロックにてそれ
ぞれ動作するが、各ＣＰＵへ供給されるシステムクロッ
クは同期手段にて最高周波数システムクロックに対して
同期が取られており、又、バス切換手段に供給される時
分割制御クロックも最高周波数システムクロックに同期
が取られていることから、各システムクロックにて動作
する各ＣＰＵから送出されるアドレス及びデータは時分
割制御クロックに同期しており共通アドレスバス及び共
通データバスを時分割制御にて使用することができる。
【００３４】又、本発明によればすべてのＣＰＵが最高
周波数システムクロックにて動作していない場合には、
時分割制御クロックの周波数は上記最高周波数システム
クロックの周波数よりも低いことより、当該マイクロコ
ントローラの動作周波数が低くなり当該マイクロコント
ローラの消費電力を低減することができる。
周波数システムクロックにて動作していない場合には、
時分割制御クロックの周波数は上記最高周波数システム
クロックの周波数よりも低いことより、当該マイクロコ
ントローラの動作周波数が低くなり当該マイクロコント
ローラの消費電力を低減することができる。
【図１】 本発明のシステムクロック切換装置の一実施
例における構成を示すブロック図である。
例における構成を示すブロック図である。
【図２】 システムクロックとＣＰＵの動作との対応を
示すタイムチャートである。
示すタイムチャートである。
【図３】 本発明のシステムクロック切換装置の動作を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
１１,１２…発振器、１４…同期回路、１５…バス切換
クロック選択回路、１６,１７…ＣＰＵクロック選択回
路、１８,１９…ＣＰＵ、２０…バス切換回路、２１…
クロック選択レジスタ。
クロック選択回路、１６,１７…ＣＰＵクロック選択回
路、１８,１９…ＣＰＵ、２０…バス切換回路、２１…
クロック選択レジスタ。
Claims (4)
- 【請求項１】 それぞれが異なる周波数を有する複数の
システムクロックを発生する複数の発振手段からのシス
テムクロックに基づいて動作する複数の中央演算処理装
置の出力側に接続され上記中央演算処理装置のそれぞれ
にて共用する共通バスの時分割制御装置において、 上記複数のシステムクロックの内、最も周波数の高いシ
ステムクロックを最高周波数システムクロックとし、そ
の他の周波数のシステムクロックを一般周波数システム
クロックとしたとき、該一般周波数システムクロックを
発する一般発振手段に接続され、該一般発振手段が発す
る一般システムクロックを上記最高周波数システムクロ
ックに同期させた同期システムクロックを発生する同期
手段と、 上記最高周波数システムクロックを発する最高周波数発
振手段及び上記同期手段が接続され、それぞれの上記中
央演算処理装置へ供給する上記最高周波数システムクロ
ック又は上記同期システムクロックをそれぞれ選択し、
又、それぞれの上記中央演算処理装置が送出する情報を
上記共通バスを使用し転送するため上記中央演算処理装
置のいずれか一つが上記最高周波数システムクロックに
て動作する場合には上記最高周波数システムクロックを
上記共通バスにおける時分割制御クロックとする選択手
段と、 それぞれの上記中央演算処理装置が入力側に接続され、
出力側には上記共通バスが接続され、該共通バスにおけ
る時分割制御を上記時分割制御クロックによって行うバ
ス切換手段と、を備えたことを特徴とする共通バスにお
ける時分割制御装置。 - 【請求項２】 上記選択手段は、 上記中央演算処理装置の入力側にそれぞれ接続され、
又、上記最高周波数システムクロック及び上記同期シス
テムクロックが供給され、供給されるこれらシステムク
ロックの内いずれかの周波数のシステムクロックを選択
するクロック選択手段と、 上記クロック選択手段のそれぞれにおける上記システム
クロックの上記選択を制御する制御データを上記クロッ
ク選択手段のそれぞれに対応して格納し、それぞれの上
記クロック選択手段に対応する上記制御データはそれぞ
れの上記クロック選択手段に対応して接続される中央演
算処理装置によって書き込み可能なデータである、選択
データ格納手段と、 上記最高周波数システムクロック及び上記同期システム
クロックが供給され、少なくとも一つの上記制御データ
が上記最高周波数システムクロックを選択するように設
定されている場合には上記最高周波数システムクロック
を選択し、該最高周波数システムクロックを上記共通バ
スにおける時分割制御クロックとするバス切換クロック
選択手段と、を備えた、請求項１記載の共通バスの時分
割制御装置。 - 【請求項３】 上記共通バスは共通アドレスバス及び共
通データバスである、請求項１又は２記載の共通バスの
時分割制御装置。 - 【請求項４】 上記中央演算処理装置及び上記発振手段
の数が２である、請求項１ないし３のいずれかに記載の
共通バスの時分割制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355492A JP3429790B2 (ja) | 1992-07-30 | 1992-07-30 | 共通バスの時分割制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20355492A JP3429790B2 (ja) | 1992-07-30 | 1992-07-30 | 共通バスの時分割制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652103A true JPH0652103A (ja) | 1994-02-25 |
| JP3429790B2 JP3429790B2 (ja) | 2003-07-22 |
Family
ID=16476063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20355492A Expired - Fee Related JP3429790B2 (ja) | 1992-07-30 | 1992-07-30 | 共通バスの時分割制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3429790B2 (ja) |
-
1992
- 1992-07-30 JP JP20355492A patent/JP3429790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3429790B2 (ja) | 2003-07-22 |
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Legal Events
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