JPH11185473A - データ位相可変装置及びデータレート可変装置 - Google Patents

Abstract

(57)【要約】 【課題】複数の通常のメモリを使用することにより、デ
ータレートの可変及びデータ位相可変等の処理を実現し
得るデータ位相可変装置及びデータレート可変装置を提
供する。 【解決手段】３個以上のメモリ211 〜 213を使用し、こ
れらメモリ211 〜 213にスイッチ32, 34を介してデータ
及び書き込みアドレスを与えることでデータを書き込
み、かつ書き込みアドレスよりメモリブロック長分位相
のずれた読み出しアドレスをスイッチ31を介してメモリ
211 〜 213に与えることで、メモリ211 〜 213に書き込
まれたデータを読み出し、スイッチ33を介して出力する
ようにしている。そして、タイミング制御回路35にて、
スイッチ32,34 をメモリブロック長周期毎に順次切り替
え、タイミング制御回路36にて、スイッチ31,33 をメモ
リブロック長周期毎に順次切り替えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリに連続し
てデータを書き込み、連続してメモリからデータを読み
出すためのデータ位相可変装置及びデータレート可変装
置に関する。

【０００２】

【従来の技術】一般に、データレート可変及びデータ位
相可変等の処理には、デュアルポートＲＡＭ(Random Ac
ess Memory) がよく用いられる。このデュアルポートＲ
ＡＭでは、同アドレス同時アクセス以外は２つのポート
から自由にアクセスできるようになっている。図６に、
上記デュアルポートＲＡＭの構成を示す。

【０００３】図６において、デュアルポートＲＡＭ１１
は、アドレスデコーダ１１ａ，１１ｂ及び複数のメモリ
セル１１ｃ１〜１１ｃｎにより構成されている。このア
ドレスデコーダ１１ａには書き込みアドレスが入力さ
れ、アドレスデコーダ１１ｂには読み出しアドレスが入
力されている。すなわち、これらアドレスデコーダ１１
ａ，１１ｂは、互いに独立してデータ１をメモリセル１
１ｃ１〜１１ｃｎのいずれかに書き込み、メモリセル１
１ｃ１〜１１ｃｎのいずれかからデータ２を読み出すよ
うに切替制御することができる。

【０００４】このため、入出力の制限はほとんどなく、
入出力のアドレス制御により自由にデータレートの変
更、データ位相の変更等ができる。ところで、データレ
ート可変及びデータ位相可変等の処理において、近時で
は、通常のＲＡＭを用いてデュアルポートＲＡＭの機能
を実現することが要望されている。この理由としては、
通常のＲＡＭを搭載する汎用のＰＬＤ等のロジックデバ
イスを使用することによりメモリと制御回路とを１つの
ＩＣにすることができ、高密度化及び低価格化が実現で
きるためである。

【０００５】

【発明が解決しようとする課題】以上のように、上記デ
ータレート可変及びデータ位相可変等の処理において
は、通常のＲＡＭを用いて上記処理を実現することが要
望されている。この発明の目的は、複数の通常のメモリ
を使用することにより、データレートの可変及びデータ
位相可変等の処理を実現し得るデータ位相可変装置及び
データレート可変装置を提供することにある。

【０００６】

【課題を解決するための手段】この発明に係るデータ位
相可変装置は、データに対し、書き込み及び読み出し可
能な３個以上の複数のメモリと、データ及びデータをメ
モリに書き込むための書き込みアドレスを入力し、複数
のメモリに対して時分割で接続されるものであって、複
数のメモリに書き込みアドレスのタイミングで該データ
を順次書き込むデータ書き込み手段と、複数のメモリに
書き込まれたデータを読み出し、書き込みアドレスより
１個のメモリへのデータ書き込み時間に相当するメモリ
ブロック長分位相をずらされた読み出しアドレスを入力
し、複数のメモリに対して時分割で接続されるものであ
って、読み出しアドレスのタイミングで複数のメモリか
らデータを順次読み出すデータ読み出し手段と、複数の
メモリをメモリブロック長毎に順次切り替えて、データ
を複数のメモリに連続的に書き込むようにデータ書き込
み手段を制御するデータ書き込み制御手段と、複数のメ
モリをメモリブロック長毎に順次切り替えて複数のメモ
リに書き込まれたデータを連続的に読み出すようにデー
タ読み出し手段を制御するデータ読み出し制御手段とを
備えるようにしたものである。

【０００７】この構成によれば、３個以上のメモリを使
用し、これらメモリをデータのメモリブロック長毎に順
次切り替えて、順次データ及び書き込みアドレスを与え
ることでデータを連続させて書き込み、メモリブロック
長毎に書き込みアドレスよりメモリブロック長分位相の
ずれた読み出しアドレスを順次与えることで複数のメモ
リに書き込まれたデータを連続させて読み出すようにし
ているので、１個のメモリに対してデータの書き込みと
読み出しの同時アクセスが起こらずに済むことになる。

【０００８】この結果、書き込みデータと読み出しデー
タとの連続性が確保でき、クロック系の異なるシステ
ム、つまり入出力の周波数は同じだが位相が異なるよう
なクロック系、あるいは周波数は異なるが同期していて
かつ入力と出力とでデータの数に矛盾を生じないような
系でのデータの伝送が可能となる。また、入力データの
ジッタも吸収することができる。

【０００９】この発明に係るデータレート可変装置は、
データに対し、書き込み及び読み出し可能な２個以上の
複数のメモリと、データ及びデータをメモリに書き込む
ための書き込みアドレスを入力し、複数のメモリに対し
て時分割で接続されるものであって、書き込みアドレス
のタイミングで複数のメモリに該データを順次書き込む
データ書き込み手段と、書き込みアドレスより１個のメ
モリへのデータ書き込み時間に相当するメモリブロック
長分位相がずれており、複数のメモリに書き込まれたデ
ータを書き込み時の倍の速さで読み出すための読み出し
アドレスを入力し、かつ複数のメモリに対して時分割で
接続されるものであって、読み出しアドレスのタイミン
グで複数のメモリからデータを順次読み出すデータ読み
出し手段と、複数のメモリをメモリブロック長毎に順次
切り替え、複数のメモリから読み出されたデータに対し
て有効データと無効データとを交互に連続させて導出す
るようにデータ読み出し手段を制御するデータ読み出し
制御手段と、複数のメモリをメモリブロック長毎に順次
切り替え、データを複数のメモリに連続的に書き込むと
ともに、データに対して次のメモリへの書き込み切り替
えをメモリから読み出されたデータの無効データ部分で
行なうようにデータ書き込み手段を制御するデータ書き
込み制御手段とを備えるようにしたものである。

【００１０】この構成によれば、２個以上のメモリを使
用し、これらメモリをメモリブロック長毎に順次切り替
えて、順次データ及び書き込みアドレスを与えることで
データを連続させて書き込み、メモリブロック長毎に書
き込みアドレスよりメモリブロック長分位相のずれた読
み出しアドレスを複数のメモリに順次与えることで複数
のメモリに書き込まれたデータを書き込み時の倍の速さ
で、かつ有効データと無効データとを交互に連続させて
読み出し、データに対して次のメモリへの書き込み切り
替えを複数のメモリから読み出されたデータの無効デー
タ部分で行なうようにしている。

【００１１】このため、連続したデータを倍のスピード
のデータに可変する場合に、１個のメモリに対してデー
タの書き込みと有効データの読み出しとの同時アクセス
を解消でき、入力データと出力データとの連続性を確保
することが可能となる。

【００１２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
に係るデータ位相可変装置の一実施の形態を示してい
る。図１において、データに対し、書き込み及び読み出
し可能な例えば３個の汎用のＲＡＭ２１１〜２１３が配
置されている。これらＲＡＭ２１１〜２１３は、スイッ
チ３１〜３４に接続されている。このうち、スイッチ３
２はデータをＲＡＭ２１１〜２１３に書き込むためのア
ドレス１を入力し、スイッチ３４はデータを入力する。
これらスイッチ３２，３４は、タイミング制御回路３５
により連動して切り替えられるもので、ＲＡＭ２１１〜
２１３に時分割で接続してアドレス１及びデータ１を与
える。そして，ＲＡＭ２１１〜２１３には、アドレス１
に基づいて、データ１が１個のＲＡＭに書き込む時間に
相当するメモリブロック長毎に順次書き込まれる。

【００１３】一方、スイッチ３１はＲＡＭ２１１〜２１
３に書き込まれたデータを読み出すためのアドレス２を
入力し、スイッチ３３はＲＡＭ２１１〜２１３から読み
出されたデータを切替導出する。これらスイッチ３１，
３３は、タイミング制御回路３６により連動して切り替
えられるもので、ＲＡＭ２１１〜２１３に時分割で接続
する。そして、ＲＡＭ２１１〜２１３には、アドレス２
がスイッチ３１にて順次与えられることになる。ＲＡＭ
２１１〜２１３に書き込まれたデータは、アドレス２に
基づいて、メモリブロック長毎に読み出され、スイッチ
３３にてデータ２として順次切替導出される。

【００１４】また、上記ＲＡＭ２１１〜２１３は、図２
に示すように、アドレスデコーダ２１ａ及び複数のメモ
リセル２１ｂ１〜２１ｂｎにより構成されている。この
アドレスデコーダ２１ａは、アドレス１または２のいず
れか一方を入力しており、アドレス１に基づいて、デー
タ１を複数のメモリセル２１ｂ１〜２１ｂｎにそれぞれ
書き込み、アドレス２に基づいて、複数のメモリセル２
１ｂ１〜２１ｂｎからそれぞれデータを読み出し、デー
タ２として出力する。また、複数のメモリセル２１ｂ１
〜２１ｂｎには、各々１ビットのデータが書き込まれ、
また各々１ビットのデータを読み出す。すなわち、ＲＡ
Ｍ２１１〜２１３には、それぞれメモリセルの総数分に
相当するメモリブロック長のデータが書き込まれ、メモ
リセルの総数分に相当するメモリブロック長のデータが
読み出される。

【００１５】上記タイミング制御回路３５は、アドレス
１のタイミングに基づいて、スイッチ３２，３４をメモ
リブロック長周期毎に順次切り替えることで、図３に示
すように、ＲＡＭ２１１〜２１３をメモリブロック長毎
に順次切り替え、データ１をＲＡＭ２１１〜２１３に連
続的に書き込むようにしている。

【００１６】また、上記タイミング制御回路３６は、ア
ドレス２のタイミングに基づいて、スイッチ３１，３３
をメモリブロック長周期毎に順次切り替えることで、Ｒ
ＡＭ２１１〜２１３をメモリブロック長毎に順次切り替
えてＲＡＭ２１１〜２１３に書き込まれたデータを連続
的に読み出すようにしている。

【００１７】すなわち、連続にデータをＲＡＭ２１１，
２１２，２１３，２１１，２１２，２１３・・に書き込
んでいき、連続にデータをＲＡＭ２１１，２１２，２１
３，２１１，２１２，２１３・・と読み出していくこと
になる。なお、図３におけるデータ２の読み出し開始位
置は、データ１の書き込み位置に対し１メモリブロック
＋１クロックから２メモリブロック−１クロックの範囲
にあればよい。

【００１８】したがって、上記構成によれば、汎用の３
個のＲＡＭ２１１〜２１３を使用し、これらＲＡＭ２１
１〜２１３をメモリブロック長毎に順次切り替えて、順
次データ１及びアドレス１を与えることでデータをＲＡ
Ｍ２１１〜２１３に連続させて書き込み、メモリブロッ
ク長毎にアドレス１よりメモリブロック長分位相のずれ
たアドレス２を順次与えることでＲＡＭ２１１〜２１３
に書き込まれたデータを連続させて読み出すようにして
いるので、１個のＲＡＭに対してデータの書き込みと読
み出しとの同時アクセスが起こらずに済むことになる。

【００１９】このため、クロック系の異なるシステム、
つまり入出力の周波数は同じだが位相が異なるようなク
ロック系、あるいは周波数は異なるが同期していてかつ
入力と出力とでデータの数に矛盾を生じないような系で
のデータの伝送が可能となる。また、入力データのジッ
タも吸収することができる。

【００２０】さらに、連続データを別の位相で読み出
し、データ遅延（ある範囲内での可変遅延）にも使用で
きる。なお、上記構成において、２個のＲＡＭを使用し
て上記動作を行なう場合、書き込みデータと読み出しデ
ータとの切り替えタイミングがぴったり合っていないと
１個のＲＡＭへの同時アクセスが起こり、データを書き
込めない、あるいは間違ったデータを読み出すというこ
とが起こる。また、切り替えタイミングがぴったり合わ
なければならないため、書き込みに対し、読み出しはＲ
ＡＭ１個分の遅延時間に固定されてしまうことになる。

【００２１】図４は、この発明に係るデータレート可変
装置の一実施の形態を示している。図４において、デー
タに対し、書き込み及び読み出し可能な例えば２個の汎
用のＲＡＭ４１１，４１２が配置されている。これらＲ
ＡＭ４１１，４１２は、スイッチ４２〜４５にそれぞれ
接続されている。このうち、スイッチ４３はデータをＲ
ＡＭ４１１，４１２に書き込むためのアドレス１を入力
し、スイッチ４５はデータを入力する。これらスイッチ
４３，４５は、タイミング制御回路４６により連動して
切り替えられるもので、ＲＡＭ４１１，４１２に時分割
で接続してアドレス１及びデータ１を与える。そして，
ＲＡＭ４１１，４１２には、アドレス１に基づいて、デ
ータ１がメモリブロック長毎に順次書き込まれる。

【００２２】一方、スイッチ４２はＲＡＭ４１１，４１
２に書き込まれたデータを書き込み時の倍の速さで読み
出すためのアドレス２を入力し、スイッチ４４はＲＡＭ
４１１，４１２から書き込み時の倍の速さで読み出され
たデータを切替導出する。これらスイッチ４２，４４
は、タイミング制御回路４７により連動して切り替えら
れるもので、ＲＡＭ４１１，４１２に時分割で接続す
る。そして、ＲＡＭ４１１，４１２には、アドレス２が
スイッチ４２にて順次与えられることになる。ＲＡＭ４
１１，４１２に書き込まれたデータは、アドレス２に基
づいて、メモリブロック長毎に読み出され、スイッチ４
４にてデータ２として順次切替導出される。

【００２３】上記タイミング制御回路４６は、アドレス
１のタイミングに基づいて、スイッチ４３，４５をメモ
リブロック長周期毎に順次切り替えることで、図５に示
すように、ＲＡＭ４１１，４１２をメモリブロック長毎
に順次切り替え、アドレス１に基づいて、データ１をＲ
ＡＭ４１１，４１２に連続的に書き込むようにしてい
る。

【００２４】また、上記タイミング制御回路４７は、ア
ドレス２のタイミングに基づいて、スイッチ４２，４４
をデータのメモリブロック長周期毎に順次切り替えるこ
とで、ＲＡＭ４１１，４１２をメモリブロック長毎に順
次切り替えてＲＡＭ４１１，４１２に書き込まれたデー
タを、アドレス２に基づいて、書き込み時の倍の速さ
（２ｆｂｐｓ）で有効データと無効データとを交互に連
続させて読み出すようにしている。

【００２５】なお、タイミング制御回路４６は、ＲＡＭ
４１１，４１２の切り替えをデータ２の無効データ部分
で行なうようにスイッチ４３，４５を制御している。ま
た、図５において、データ２の不用データと有効データ
との境目Ａ２は、データ１のメモリブロックの境目Ａ１
より１クロック遅れより後ろにあればよく、データ２の
不用データと有効データとの境目Ｂ２は、データ１のメ
モリブロックの境目Ｂ１より１クロック以上前にあれば
よい。

【００２６】したがって、上記構成によれば、汎用の２
個のＲＡＭ４１１，４１２を使用し、これらＲＡＭ４１
１，４１２をメモリブロック長毎に順次切り替えて、順
次データ１及びアドレス１を与えることでデータ１をＲ
ＡＭ４１１，４１２に連続させて書き込み、データのメ
モリブロック長毎にアドレス１よりメモリブロック長分
位相のずれたアドレス２を順次与えることでＲＡＭ４１
１，４１２に書き込まれたデータを書き込み時の倍の速
さで、かつ有効なデータと無効なデータとを交互に連続
させて読み出し、データ１に対して次のＲＡＭへの書き
込み切り替えをＲＡＭ４１１，４１２から読み出された
データ２の無効データ部分で行なうようにしている。

【００２７】このため、連続したデータを倍のスピード
のデータに可変する場合に、１個のＲＡＭに対してデー
タの書き込みと有効データの読み出しとの同時アクセス
を解消でき、入力データと出力データとの連続性を確保
することが可能となる。

【００２８】なお、この発明は上記実施の形態に必ずし
も限定されるものではなく、この他その要旨を逸脱しな
い範囲で種々変形して実施できることはもちろんのこと
である。

【００２９】

【発明の効果】以上詳述したようにこの発明によれば、
複数の通常のメモリを使用することにより、データレー
トの可変及びデータ位相可変等の処理を実現し得るデー
タ位相可変装置及びデータレート可変装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るデータ位相可変装置の一実施の
形態を示すブロック構成図。

【図２】同実施の形態におけるＲＡＭの構成を示すブロ
ック構成図。

【図３】同実施の形態におけるデータの書き込み及び読
み出しの動作を示す図。

【図４】この発明に係るデータレート可変装置の一実施
の形態を示すブロック構成図。

【図５】同実施の形態におけるデータの書き込み及び読
み出しの動作を示す図。

【図６】デュアルポートＲＡＭの詳細を示すブロック構
成図。

【符号の説明】

２１１〜２１３，４１１，４１２…ＲＡＭ、 ３１〜３４，４２〜４５…スイッチ、 ３５，３６，４６，４７…タイミング制御回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データに対し、書き込み及び読み出し可
   能な３個以上の複数のメモリと、 前記データ及び前記データを前記メモリに書き込むため
   の書き込みアドレスを入力し、前記複数のメモリに対し
   て時分割で接続されるものであって、前記複数のメモリ
   に書き込みアドレスのタイミングで該データを順次書き
   込むデータ書き込み手段と、 前記複数のメモリに書き込まれたデータを読み出し、前
   記書き込みアドレスより１個のメモリへのデータ書き込
   み時間に相当するメモリブロック長分位相をずらされた
   読み出しアドレスを入力し、前記複数のメモリに対して
   時分割で接続されるものであって、前記読み出しアドレ
   スのタイミングで前記複数のメモリからデータを順次読
   み出すデータ読み出し手段と、 前記複数のメモリをメモリブロック長毎に順次切り替え
   て、前記データを前記複数のメモリに連続的に書き込む
   ように前記データ書き込み手段を制御するデータ書き込
   み制御手段と、 前記複数のメモリを前記メモリブロック長毎に順次切り
   替えて前記複数のメモリに書き込まれたデータを連続的
   に読み出すように前記データ読み出し手段を制御するデ
   ータ読み出し制御手段とを具備してなることを特徴とす
   るデータ位相可変装置。
2. 【請求項２】 前記データ書き込み手段は、入力された
   前記データ及び前記書き込みアドレスを順に切替導出し
   て各々メモリに与える第１の切替導出手段を有し、 前記データ読み出し手段は、入力された前記読み出しア
   ドレスを順に切替導出して各々メモリに与え、前記読み
   出しアドレスに基づいて、各々メモリから読み出された
   データを順に切替導出する第２の切替導出手段を有し、 前記データ書き込み制御手段は、前記メモリブロック長
   周期毎に前記データ及び前記書き込みアドレスを順に前
   記複数のメモリに与えるように前記第１の切替導出手段
   を制御する第１のタイミング制御手段を有し、 前記データ読み出し制御手段は、前記メモリブロック長
   周期毎に前記読み出しアドレスを順に前記複数のメモリ
   に与えるとともに、前記複数のメモリから読み出された
   データを前記メモリブロック長周期毎に順に切替導出す
   るように前記第２の切替導出手段を制御する第２のタイ
   ミング制御手段を有してなることを特徴とする請求項１
   記載のデータ位相可変装置。
3. 【請求項３】 データに対し、書き込み及び読み出し可
   能な２個以上の複数のメモリと、 前記データ及び前記データを前記メモリに書き込むため
   の書き込みアドレスを入力し、前記複数のメモリに対し
   て時分割で接続されるものであって、前記書き込みアド
   レスのタイミングで前記複数のメモリに該データを順次
   書き込むデータ書き込み手段と、 前記書き込みアドレスより１個のメモリへのデータ書き
   込み時間に相当するメモリブロック長分位相がずれてお
   り、前記複数のメモリに書き込まれたデータを書き込み
   時の倍の速さで読み出すための読み出しアドレスを入力
   し、かつ前記複数のメモリに対して時分割で接続される
   ものであって、前記読み出しアドレスのタイミングで前
   記複数のメモリからデータを順次読み出すデータ読み出
   し手段と、 前記複数のメモリを前記メモリブロック長毎に順次切り
   替え、前記複数のメモリから読み出されたデータに対し
   て有効データと無効データとを交互に連続させて導出す
   るように前記データ読み出し手段を制御するデータ読み
   出し制御手段と、 前記複数のメモリを前記メモリブロック長毎に順次切り
   替え、前記データを前記複数のメモリに連続的に書き込
   むとともに、前記データに対して次のメモリへの書き込
   み切り替えを前記メモリから読み出されたデータの無効
   データ部分で行なうように前記データ書き込み手段を制
   御するデータ書き込み制御手段とを具備してなることを
   特徴とするデータレート可変装置。
4. 【請求項４】 前記データ書き込み手段は、入力された
   前記データ及び前記書き込みアドレスを順に切替導出し
   て各々メモリに与える第１の切替導出手段を有し、 前記データ読み出し手段は、入力された前記読み出しア
   ドレスを順に切替導出して各々メモリに与え、前記読み
   出しアドレスに基づいて、各々メモリから読み出された
   データを順に切替導出する第２の切替導出手段を有し、 前記データ書き込み制御手段は、前記メモリブロック長
   周期毎に前記データ及び前記書き込みアドレスを順に前
   記複数のメモリに与えるように前記第１の切替導出手段
   を制御するとともに、前記データに対して次のメモリへ
   の書き込み切り替えを前記メモリから読み出されたデー
   タの無効データ部分で行なうように前記第１の切替導出
   手段を制御する第１のタイミング制御手段を有し、 前記データ読み出し制御手段は、前記メモリブロック長
   周期毎に前記読み出しアドレスを順に前記複数のメモリ
   に与えるとともに、前記複数のメモリから読み出された
   データを前記メモリブロック長周期毎に順に切替導出す
   るように前記第２の切替導出手段を制御する第２のタイ
   ミング制御手段を有してなることを特徴とする請求項３
   記載のデータレート可変装置。