JPH0652695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0652695A JPH0652695A JP20416492A JP20416492A JPH0652695A JP H0652695 A JPH0652695 A JP H0652695A JP 20416492 A JP20416492 A JP 20416492A JP 20416492 A JP20416492 A JP 20416492A JP H0652695 A JPH0652695 A JP H0652695A
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- memory cell
- output
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Abstract
(57)【要約】
【目的】センスアンプの実際の確定時間に対応させてフ
リップフロップのラッチタイミングを決定することによ
り、マージン時間等の無駄な待ち時間を排除し、データ
の読み出しを高速化することを目的とする。 【構成】アドレス信号によって指定されたメモリセルの
内容を読み出すセンスアンプと、前記センスアンプの出
力をチップ外部に取り出すタイミングを決定するタイミ
ング決定手段とを備える半導体記憶装置であって、前記
タイミング決定手段は、前記メモリセルと同一構成また
は入出力遅延を同一とするダミーメモリセルと、前記セ
ンスアンプと同一構成または入出力遅延を同一とするダ
ミーセンスアンプとを具備し、前記アドレス信号の変化
に応答して該ダミーメモリセルの内容を変化させ、該ダ
ミーメモリセルの内容を該ダミーセンスアンプで読み出
すとともに、当該ダミーセンスアンプの出力が確定した
時点を基準として、前記センスアンプの出力をチップ外
部に取り出すタイミングを決定することを特徴とする。
リップフロップのラッチタイミングを決定することによ
り、マージン時間等の無駄な待ち時間を排除し、データ
の読み出しを高速化することを目的とする。 【構成】アドレス信号によって指定されたメモリセルの
内容を読み出すセンスアンプと、前記センスアンプの出
力をチップ外部に取り出すタイミングを決定するタイミ
ング決定手段とを備える半導体記憶装置であって、前記
タイミング決定手段は、前記メモリセルと同一構成また
は入出力遅延を同一とするダミーメモリセルと、前記セ
ンスアンプと同一構成または入出力遅延を同一とするダ
ミーセンスアンプとを具備し、前記アドレス信号の変化
に応答して該ダミーメモリセルの内容を変化させ、該ダ
ミーメモリセルの内容を該ダミーセンスアンプで読み出
すとともに、当該ダミーセンスアンプの出力が確定した
時点を基準として、前記センスアンプの出力をチップ外
部に取り出すタイミングを決定することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、読み出し速度を向上した半導体記憶装置に関する。
近年、パーソナルコンピュータやワードプロセッサ等で
は、ＯＳ（オペレーティングシステム）やアプリケーシ
ョンソフトをＲＯＭ（リードオンリーメモリ）化するこ
とにより、フロッピィディスクやハードディスクに比べ
てはるかに高速なシステム立上げを可能にしている。し
かしながら、大規模なソフトを立ち上げる場合には、Ｒ
ＯＭといえども若干の待ち時間の発生が否めない。そこ
で、システムの起動性能を改善するために、より一層の
高速読み出しの可能な半導体記憶装置が要求される。
に、読み出し速度を向上した半導体記憶装置に関する。
近年、パーソナルコンピュータやワードプロセッサ等で
は、ＯＳ（オペレーティングシステム）やアプリケーシ
ョンソフトをＲＯＭ（リードオンリーメモリ）化するこ
とにより、フロッピィディスクやハードディスクに比べ
てはるかに高速なシステム立上げを可能にしている。し
かしながら、大規模なソフトを立ち上げる場合には、Ｒ
ＯＭといえども若干の待ち時間の発生が否めない。そこ
で、システムの起動性能を改善するために、より一層の
高速読み出しの可能な半導体記憶装置が要求される。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置を示す図
であり、マスクＲＯＭのブロック図である。図５におい
て、１はアドレスバッファ、２ａ〜２ｄはメモリセルア
レイ、３ａ、３ｂはロウデコーダ、４はコラムデコーダ
群、５はセンスアンプ群、６はフリップフロップ群、７
は出力バッファ、８は制御回路、９はタイミング回路で
ある。なお、コラムデコーダ群４は８個のコラムデコー
ダ４ａi 〜４ｄi （ｉは１または２）からなり、センス
アンプ群５は８個のセンスアンプ５ａi 〜５ｄi からな
り、また、フリップフロップ群６は８個のフリップフロ
ップ６ａi 〜６ｄi からなっている。
であり、マスクＲＯＭのブロック図である。図５におい
て、１はアドレスバッファ、２ａ〜２ｄはメモリセルア
レイ、３ａ、３ｂはロウデコーダ、４はコラムデコーダ
群、５はセンスアンプ群、６はフリップフロップ群、７
は出力バッファ、８は制御回路、９はタイミング回路で
ある。なお、コラムデコーダ群４は８個のコラムデコー
ダ４ａi 〜４ｄi （ｉは１または２）からなり、センス
アンプ群５は８個のセンスアンプ５ａi 〜５ｄi からな
り、また、フリップフロップ群６は８個のフリップフロ
ップ６ａi 〜６ｄi からなっている。
【０００３】このマスクＲＯＭは、チップセレクト信号
ＣＥ（明細書中ではバーを省略する）およびアウトプッ
トイネーブル信号ＯＥ（明細書中ではバーを省略する）
をＬレベルに設定すると共に、そのＬレベル期間におい
てアドレス信号Ａ0 〜Ａ18を順次に更新することによ
り、メモリセルアレイ２ａ〜２ｄの内容をバイト単位で
連続的に読み出すことができるものである。Ｏ1 〜Ｏ8
は１バイト（８ビット）の読み出しデータであり、この
データの出力タイミングは、フリップフロップ群６の各
フリップフロップ６ａi 〜６ｄi （ｉは１または２）の
ラッチ動作を許容するタイミング回路９からのタイミン
グ信号ＴＭＧによって決められる。
ＣＥ（明細書中ではバーを省略する）およびアウトプッ
トイネーブル信号ＯＥ（明細書中ではバーを省略する）
をＬレベルに設定すると共に、そのＬレベル期間におい
てアドレス信号Ａ0 〜Ａ18を順次に更新することによ
り、メモリセルアレイ２ａ〜２ｄの内容をバイト単位で
連続的に読み出すことができるものである。Ｏ1 〜Ｏ8
は１バイト（８ビット）の読み出しデータであり、この
データの出力タイミングは、フリップフロップ群６の各
フリップフロップ６ａi 〜６ｄi （ｉは１または２）の
ラッチ動作を許容するタイミング回路９からのタイミン
グ信号ＴＭＧによって決められる。
【０００４】図６は、タイミング回路９の構成図であ
る。タイミング回路９は、インバータゲート９ａ〜９
ｄ、ＰチャネルＭＯＳトランジスタ９ｅ、オアゲート９
ｆ、抵抗９ｇおよびコンデンサ９ｈからなり、アドレス
バッファ１で作られたＡＴＤ（アドレス・トランジェン
ト・デテクション）信号（アドレス信号Ａ0 〜Ａ18の変
化に応答して作られる正論理のパルス信号）の立上り時
点から、主として抵抗９ｇおよびコンデンサ９ｈの時定
数で決まる所定の時間ｔｄの間、Ｈレベルを持続する信
号（ＴＭＧ）を生成する。この信号ＴＭＧの立ち下がり
タイミングでフリップフロップ６ａi 〜６ｄi のラッチ
動作が許容される。
る。タイミング回路９は、インバータゲート９ａ〜９
ｄ、ＰチャネルＭＯＳトランジスタ９ｅ、オアゲート９
ｆ、抵抗９ｇおよびコンデンサ９ｈからなり、アドレス
バッファ１で作られたＡＴＤ（アドレス・トランジェン
ト・デテクション）信号（アドレス信号Ａ0 〜Ａ18の変
化に応答して作られる正論理のパルス信号）の立上り時
点から、主として抵抗９ｇおよびコンデンサ９ｈの時定
数で決まる所定の時間ｔｄの間、Ｈレベルを持続する信
号（ＴＭＧ）を生成する。この信号ＴＭＧの立ち下がり
タイミングでフリップフロップ６ａi 〜６ｄi のラッチ
動作が許容される。
【０００５】すなわち、図７に示すように、ＣＥ（およ
びＯＥ）がＬレベルにあるときにアドレス信号の変化に
応答してＡＴＤ信号が作られると、このＡＴＤ信号の立
上りに同期してＴＭＧ信号がＨレベルに変化する。これ
は、インバータゲート９ａの出力がＬレベルになってＰ
チャネルＭＯＳトランジスタ９ｅがオンし、コンデンサ
９ｈが高電位側電源ＶCCの電位に急速充電されるから
で、このコンデンサ９ｅの充電電位（Ｈレベルに相当す
る）が２段のインバータゲート９ｃ、９ｄおよびノアゲ
ート９ｆを介して同じ論理で取り出されるからである。
ＡＴＤ信号がＬレベルに戻ると、インバータゲート９ａ
の出力がＨレベルとなってＰチャネルＭＯＳトランジス
タ９ｅがオフする。このとき、もう一つのインバータゲ
ート９ｂの出力がＬレベルとなるため、このＬレベルに
向けてコンデンサ９ｈの電荷が放電され（放電時定数は
主としてコンデンサ９ｈの値と抵抗９ｇの値で決ま
る）、インバータゲート９ｃのしきい値を下回ったとき
に、ノアゲート９ｆの出力がＬレベルに変化する。
びＯＥ）がＬレベルにあるときにアドレス信号の変化に
応答してＡＴＤ信号が作られると、このＡＴＤ信号の立
上りに同期してＴＭＧ信号がＨレベルに変化する。これ
は、インバータゲート９ａの出力がＬレベルになってＰ
チャネルＭＯＳトランジスタ９ｅがオンし、コンデンサ
９ｈが高電位側電源ＶCCの電位に急速充電されるから
で、このコンデンサ９ｅの充電電位（Ｈレベルに相当す
る）が２段のインバータゲート９ｃ、９ｄおよびノアゲ
ート９ｆを介して同じ論理で取り出されるからである。
ＡＴＤ信号がＬレベルに戻ると、インバータゲート９ａ
の出力がＨレベルとなってＰチャネルＭＯＳトランジス
タ９ｅがオフする。このとき、もう一つのインバータゲ
ート９ｂの出力がＬレベルとなるため、このＬレベルに
向けてコンデンサ９ｈの電荷が放電され（放電時定数は
主としてコンデンサ９ｈの値と抵抗９ｇの値で決ま
る）、インバータゲート９ｃのしきい値を下回ったとき
に、ノアゲート９ｆの出力がＬレベルに変化する。
【０００６】従って、かかる従来のマスクＲＯＭにあっ
ては、まず、メモリセルアレイ内の特定の記憶セルがア
ドレス信号によって指定され、次いで、その記憶セルの
内容がセンスアンプで増幅された後、ＴＭＧ信号の立ち
下がり時点でセンスアンプの出力がフリップフロップに
ラッチされるという一連の動作が得られる。
ては、まず、メモリセルアレイ内の特定の記憶セルがア
ドレス信号によって指定され、次いで、その記憶セルの
内容がセンスアンプで増幅された後、ＴＭＧ信号の立ち
下がり時点でセンスアンプの出力がフリップフロップに
ラッチされるという一連の動作が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、フリップフロップの
ラッチタイミング、すなわちチップ外への読み出しデー
タの出力タイミングが、抵抗９ｇとコンデンサ９ｈによ
って決まる一定の時間「ｔｄ」で規定されていたため、
読み出し速度のより一層の向上という観点から見た場合
に不十分であり、解決すべき技術的課題があった。
従来の半導体記憶装置にあっては、フリップフロップの
ラッチタイミング、すなわちチップ外への読み出しデー
タの出力タイミングが、抵抗９ｇとコンデンサ９ｈによ
って決まる一定の時間「ｔｄ」で規定されていたため、
読み出し速度のより一層の向上という観点から見た場合
に不十分であり、解決すべき技術的課題があった。
【０００８】すなわち、時間ｔｄは、アドレス信号の変
化時点（ＡＴＤ信号の発生時点）から全てのセンスアン
プの出力が完全に確定するまでの時間に一致させるのが
「理想」であるが、それぞれのセンスアンプの出力確定
時間には、製造誤差等に起因してある程度のバラツキが
避けられないので、実際には、このバラツキを吸収する
ための適当なマージン時間ｔｍを考慮しなければならな
いからである。 ［目的］そこで、本発明は、センスアンプの実際の確定
時間に対応させてフリップフロップのラッチタイミング
を決定することにより、マージン時間等の無駄な待ち時
間を排除し、データの読み出しを高速化することを目的
とする。
化時点（ＡＴＤ信号の発生時点）から全てのセンスアン
プの出力が完全に確定するまでの時間に一致させるのが
「理想」であるが、それぞれのセンスアンプの出力確定
時間には、製造誤差等に起因してある程度のバラツキが
避けられないので、実際には、このバラツキを吸収する
ための適当なマージン時間ｔｍを考慮しなければならな
いからである。 ［目的］そこで、本発明は、センスアンプの実際の確定
時間に対応させてフリップフロップのラッチタイミング
を決定することにより、マージン時間等の無駄な待ち時
間を排除し、データの読み出しを高速化することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、アドレス信号によって指定されたメモリ
セルの内容を読み出すセンスアンプと、前記センスアン
プの出力をチップ外部に取り出すタイミングを決定する
タイミング決定手段とを備える半導体記憶装置であっ
て、前記タイミング決定手段は、前記メモリセルと同一
構成または入出力遅延を同一とするダミーメモリセル
と、前記センスアンプと同一構成または入出力遅延を同
一とするダミーセンスアンプとを具備し、前記アドレス
信号の変化に応答して該ダミーメモリセルの内容を変化
させ、該ダミーメモリセルの内容を該ダミーセンスアン
プで読み出すとともに、当該ダミーセンスアンプの出力
が確定した時点を基準として、前記センスアンプの出力
をチップ外部に取り出すタイミングを決定することを特
徴とする。
成するために、アドレス信号によって指定されたメモリ
セルの内容を読み出すセンスアンプと、前記センスアン
プの出力をチップ外部に取り出すタイミングを決定する
タイミング決定手段とを備える半導体記憶装置であっ
て、前記タイミング決定手段は、前記メモリセルと同一
構成または入出力遅延を同一とするダミーメモリセル
と、前記センスアンプと同一構成または入出力遅延を同
一とするダミーセンスアンプとを具備し、前記アドレス
信号の変化に応答して該ダミーメモリセルの内容を変化
させ、該ダミーメモリセルの内容を該ダミーセンスアン
プで読み出すとともに、当該ダミーセンスアンプの出力
が確定した時点を基準として、前記センスアンプの出力
をチップ外部に取り出すタイミングを決定することを特
徴とする。
【００１０】
【作用】本発明では、アドレス信号が変化すると、該ア
ドレス信号によって指定されたメモリセルの内容がセン
スアンプから読み出されると共に、これと平行して、ダ
ミーメモリセルの内容がダミーセンスアンプから読み出
される。そして、ダミーセンスアンプの出力の確定に応
答してセンスアンプの出力がチップ外部に取り出され
る。
ドレス信号によって指定されたメモリセルの内容がセン
スアンプから読み出されると共に、これと平行して、ダ
ミーメモリセルの内容がダミーセンスアンプから読み出
される。そして、ダミーセンスアンプの出力の確定に応
答してセンスアンプの出力がチップ外部に取り出され
る。
【００１１】したがって、実際のセンスアンプの出力確
定とほぼ同等のタイミングでデータを読み出すことがで
き、マージン時間に相当する無駄時間を排除してデータ
の読み出しを高速化することができる。
定とほぼ同等のタイミングでデータを読み出すことがで
き、マージン時間に相当する無駄時間を排除してデータ
の読み出しを高速化することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示す図であり、冒頭の従来例と同様なマスクＲＯ
Ｍに適用した例である。なお、従来と共通する回路要素
には同一の符号を付してある。
する。図１〜図４は本発明に係る半導体記憶装置の一実
施例を示す図であり、冒頭の従来例と同様なマスクＲＯ
Ｍに適用した例である。なお、従来と共通する回路要素
には同一の符号を付してある。
【００１３】まず、構成を説明する。図１において、１
はチップ外部から与えられる１９ビットのアドレス信号
Ａ0 〜Ａ18の下位１０ビット（Ａ0 〜Ａ9 ）をコラムア
ドレス信号ＣADRSとし、残りの９ビット（Ａ10〜Ａ18）
をロウアドレス信号ＲADRSとして出力すると共に、アド
レス信号Ａ0 〜Ａ18が変化する度にパルス状のＡＴＤ信
号を出力するアドレスバッファ、２ａ〜２ｄはそれぞれ
５１２×２ｋビット（１ｋは１０２４ビット）のメモリ
セル（図示略）を有するメモリセルアレイ、３ａ、３ｂ
はロウアドレス信号ＲADRSに従って両隣りのメモリセル
アレイの５１２本のワード線（ロウ線とも言う）の１本
を選択するロウデコーダである。
はチップ外部から与えられる１９ビットのアドレス信号
Ａ0 〜Ａ18の下位１０ビット（Ａ0 〜Ａ9 ）をコラムア
ドレス信号ＣADRSとし、残りの９ビット（Ａ10〜Ａ18）
をロウアドレス信号ＲADRSとして出力すると共に、アド
レス信号Ａ0 〜Ａ18が変化する度にパルス状のＡＴＤ信
号を出力するアドレスバッファ、２ａ〜２ｄはそれぞれ
５１２×２ｋビット（１ｋは１０２４ビット）のメモリ
セル（図示略）を有するメモリセルアレイ、３ａ、３ｂ
はロウアドレス信号ＲADRSに従って両隣りのメモリセル
アレイの５１２本のワード線（ロウ線とも言う）の１本
を選択するロウデコーダである。
【００１４】また、４は、８個のコラムデコーダ４ａi
〜４ｄi （ｉは１または２）を備えるコラムデコーダ群
であり、それぞれのコラムデコーダは、メモリセルアレ
イの２ｋ本のビット線（コラム線とも言う）の半分（１
ｋ）ずつを担当し、コラムアドレス信号ＣADRSに従って
１ｋ本のうちの１本を選択するものである。また、５
は、コラムデコーダごとのセンスアンプ５ａi 〜５ｄi
を備えるセンスアンプ群５であり、それぞれのセンスア
ンプは、対応するコラムデコーダによって選択されたデ
ータ線を介してメモリセルの内容を読み出し、その読み
出しデータを増幅して出力するものである。
〜４ｄi （ｉは１または２）を備えるコラムデコーダ群
であり、それぞれのコラムデコーダは、メモリセルアレ
イの２ｋ本のビット線（コラム線とも言う）の半分（１
ｋ）ずつを担当し、コラムアドレス信号ＣADRSに従って
１ｋ本のうちの１本を選択するものである。また、５
は、コラムデコーダごとのセンスアンプ５ａi 〜５ｄi
を備えるセンスアンプ群５であり、それぞれのセンスア
ンプは、対応するコラムデコーダによって選択されたデ
ータ線を介してメモリセルの内容を読み出し、その読み
出しデータを増幅して出力するものである。
【００１５】また、６は、センスアンプごとのフリップ
フロップ６ａi 〜６ａi を備えるフリップフロップ群で
あり、それぞれのフリップフロップは、対応するセンス
アンプの出力をＴＭＧ信号の立ち下がりのタイミングで
ラッチするものである。なお、７は、８個のフリップフ
ロップの内容を１バイト（８ビット）の読み出しデータ
Ｏ1 〜Ｏ8 としてチップ外部に出力する出力バッファ、
８は、負論理のチップセレクト信号ＣＥとアウトプット
イネーブル信号ＯＥに基づいて各種の制御信号を発生す
る制御回路である。
フロップ６ａi 〜６ａi を備えるフリップフロップ群で
あり、それぞれのフリップフロップは、対応するセンス
アンプの出力をＴＭＧ信号の立ち下がりのタイミングで
ラッチするものである。なお、７は、８個のフリップフ
ロップの内容を１バイト（８ビット）の読み出しデータ
Ｏ1 〜Ｏ8 としてチップ外部に出力する出力バッファ、
８は、負論理のチップセレクト信号ＣＥとアウトプット
イネーブル信号ＯＥに基づいて各種の制御信号を発生す
る制御回路である。
【００１６】ここで、１０は、本実施例のポイントとな
るタイミング決定手段である。タイミング決定手段１０
は、第１のダミー部１１、第２のダミー部１２および信
号生成部１３からなり、その詳細構成は図２に示され
る。図２において、第１のダミー部１１は、２段のイン
バータゲート１１ａ、１１ｂと、高電位側電源ＶCCと低
電位側電源ＶSSとの間に接続されたＰチャネルＭＯＳト
ランジスタ１１ｃおよびコンデンサ１１ｄと、後段のイ
ンバータゲート１１ｂとＰチャネルＭＯＳトランジスタ
１１ｃのドレイン間に接続された抵抗１１ｅと、ゲート
ソース間電位をコンデンサ１１ｄの両端電位とするＮチ
ャネルＭＯＳトランジスタ１１ｆとを備える。ここで、
ＮチャネルＭＯＳトランジスタ１１ｆは、図１のメモリ
セルアレイを構成する各メモリセル（以下、真メモリセ
ル）と同一構成のデバイスあるいは入出力遅延を同一と
するデバイスであることが重要である。これは、当該Ｎ
チャネルＭＯＳトランジスタ１１ｆをダミーメモリセル
として機能させるための要件である。また、抵抗１１ｅ
の大きさを、図１のメモリセルアレイのワード線の抵抗
成分と等価に設定し、かつコンデンサ１１ｄの容量を、
同ワード線の寄生容量と等価に設定するのが望ましい。
こうすると、抵抗１１ｅとコンデンサ１１ｄをダミーワ
ード線として機能させることができる。
るタイミング決定手段である。タイミング決定手段１０
は、第１のダミー部１１、第２のダミー部１２および信
号生成部１３からなり、その詳細構成は図２に示され
る。図２において、第１のダミー部１１は、２段のイン
バータゲート１１ａ、１１ｂと、高電位側電源ＶCCと低
電位側電源ＶSSとの間に接続されたＰチャネルＭＯＳト
ランジスタ１１ｃおよびコンデンサ１１ｄと、後段のイ
ンバータゲート１１ｂとＰチャネルＭＯＳトランジスタ
１１ｃのドレイン間に接続された抵抗１１ｅと、ゲート
ソース間電位をコンデンサ１１ｄの両端電位とするＮチ
ャネルＭＯＳトランジスタ１１ｆとを備える。ここで、
ＮチャネルＭＯＳトランジスタ１１ｆは、図１のメモリ
セルアレイを構成する各メモリセル（以下、真メモリセ
ル）と同一構成のデバイスあるいは入出力遅延を同一と
するデバイスであることが重要である。これは、当該Ｎ
チャネルＭＯＳトランジスタ１１ｆをダミーメモリセル
として機能させるための要件である。また、抵抗１１ｅ
の大きさを、図１のメモリセルアレイのワード線の抵抗
成分と等価に設定し、かつコンデンサ１１ｄの容量を、
同ワード線の寄生容量と等価に設定するのが望ましい。
こうすると、抵抗１１ｅとコンデンサ１１ｄをダミーワ
ード線として機能させることができる。
【００１７】ＡＴＤ信号がＬレベルからＨレベルに遷移
すると、初段のインバータゲート１１ａの出力（Ｌレベ
ル）によってＰチャネルＭＯＳトランジスタ１１ｃがオ
ンし、このＰチャネルＭＯＳトランジスタ１１ｃを介し
てコンデンサ１１ｄがＶCCに充電されるため、Ｎチャネ
ルＭＯＳトランジスタ１１ｆがオンとなり、信号ＤＭ
OUT がＬレベルに相当する電位で出力される。また、Ａ
ＴＤ信号がＨレベルからＬレベルに遷移すると、Ｐチャ
ネルＭＯＳトランジスタ１１ｃがオフし、同時に２段目
のインバータゲート１１ｂの出力（Ｌレベル）に向けて
コンデンサ１１ｄの放電が開始される。放電時定数は、
主として抵抗１１ｃの大きさとコンデンサ１１ｄの容量
で与えられる。コンデンサ１１ｄの両端電位は、この放
電時定数によって決まる所定の時間後にＮチャネルＭＯ
Ｓトランジスタ１１ｆのしきい値を下回る程度まで低下
し、ＮチャネルＭＯＳトランジスタ１１ｆがオフする
と、信号ＤＭOUT がＨレベルに相当する電位（ハイイン
ピーダンス状態）となる。
すると、初段のインバータゲート１１ａの出力（Ｌレベ
ル）によってＰチャネルＭＯＳトランジスタ１１ｃがオ
ンし、このＰチャネルＭＯＳトランジスタ１１ｃを介し
てコンデンサ１１ｄがＶCCに充電されるため、Ｎチャネ
ルＭＯＳトランジスタ１１ｆがオンとなり、信号ＤＭ
OUT がＬレベルに相当する電位で出力される。また、Ａ
ＴＤ信号がＨレベルからＬレベルに遷移すると、Ｐチャ
ネルＭＯＳトランジスタ１１ｃがオフし、同時に２段目
のインバータゲート１１ｂの出力（Ｌレベル）に向けて
コンデンサ１１ｄの放電が開始される。放電時定数は、
主として抵抗１１ｃの大きさとコンデンサ１１ｄの容量
で与えられる。コンデンサ１１ｄの両端電位は、この放
電時定数によって決まる所定の時間後にＮチャネルＭＯ
Ｓトランジスタ１１ｆのしきい値を下回る程度まで低下
し、ＮチャネルＭＯＳトランジスタ１１ｆがオフする
と、信号ＤＭOUT がＨレベルに相当する電位（ハイイン
ピーダンス状態）となる。
【００１８】第２のダミー部１２は、図１のセンスアン
プと同一の構成を有するもので、全体で発明の要旨に記
載のダミーセンスアンプとして機能するものである。こ
こでは、信号ＤＭOUTがＬレベルに相当する電位のとき
に、ＰチャネルＭＯＳトランジスタ１２ａを介してＮチ
ャネルＭＯＳトランジスタ１２ｂのゲートを高くし、こ
のＮチャネルＭＯＳトランジスタ１２ｂとＰチャネルＭ
ＯＳトランジスタ１２ｃおよび１２ｄを介してノードＮ
の電位をＶCC方向すなわちＨレベルに若干引き上げると
共に、３段のＣＭＯＳゲート１２ｅ〜１２ｇを介してノ
ードＮと逆論理（すなわちＤＭOUT と逆論理）の信号Ｄ
ＳOUT を出力するように構成している。また、ＤＭOUT
がＬレベルに相当する電位からＨレベルに相当する電位
へ遷移したときは、そのときのノードＮの電位（Ｈレベ
ルに相当する電位）によってＮチャネルＭＯＳトランジ
スタ１２ｈを介して、ＮチャネルＭＯＳトランジスタ１
２ｂのゲートを低くしてこのＮチャネルＭＯＳトランジ
スタ１２ｂを若干オフ状態とし、ノードＮをＨレベルに
相当する電位にするようになっている。なお、Ｐチャネ
ルＭＯＳトランジスタ１２ｄとＮチャネルＭＯＳトラン
ジスタ１２ｉは、第２のダミー部１２の動作／非動作を
コントロールする要素であり、後述するＴＭＧ（バー）
信号がＬレベルで入力しているときに動作を許容するも
のである。
プと同一の構成を有するもので、全体で発明の要旨に記
載のダミーセンスアンプとして機能するものである。こ
こでは、信号ＤＭOUTがＬレベルに相当する電位のとき
に、ＰチャネルＭＯＳトランジスタ１２ａを介してＮチ
ャネルＭＯＳトランジスタ１２ｂのゲートを高くし、こ
のＮチャネルＭＯＳトランジスタ１２ｂとＰチャネルＭ
ＯＳトランジスタ１２ｃおよび１２ｄを介してノードＮ
の電位をＶCC方向すなわちＨレベルに若干引き上げると
共に、３段のＣＭＯＳゲート１２ｅ〜１２ｇを介してノ
ードＮと逆論理（すなわちＤＭOUT と逆論理）の信号Ｄ
ＳOUT を出力するように構成している。また、ＤＭOUT
がＬレベルに相当する電位からＨレベルに相当する電位
へ遷移したときは、そのときのノードＮの電位（Ｈレベ
ルに相当する電位）によってＮチャネルＭＯＳトランジ
スタ１２ｈを介して、ＮチャネルＭＯＳトランジスタ１
２ｂのゲートを低くしてこのＮチャネルＭＯＳトランジ
スタ１２ｂを若干オフ状態とし、ノードＮをＨレベルに
相当する電位にするようになっている。なお、Ｐチャネ
ルＭＯＳトランジスタ１２ｄとＮチャネルＭＯＳトラン
ジスタ１２ｉは、第２のダミー部１２の動作／非動作を
コントロールする要素であり、後述するＴＭＧ（バー）
信号がＬレベルで入力しているときに動作を許容するも
のである。
【００１９】信号生成部１３は、ＡＴＤ信号と逆論理の
ＡＴＤ（バー）信号を出力するインバータゲート１３ａ
と、２個のアンドゲート１３ｂ、１３ｃをたすき掛けに
接続して構成するフリップフロップ１３ｄと、このフリ
ップフロップ１３ｄの出力（ＴＭＧ信号）と逆論理のＴ
ＭＧ（バー）信号を出力するインバータゲート１３ｅと
を備え、図３のタイムチャートに示すように、ＡＴＤ信
号（バー）の立ち下がり、すなわちＡＴＤ信号の立上り
でフリップフロップ１３ｄがセット（ＴＭＧ＝Ｈレベ
ル）され、ＤＳOUT の立ち下がりでリセット（ＴＭＧ＝
Ｌレベル）される。フリップフロップ１３ｄのセット期
間が、第１のダミー部１１と第２のダミー部１２の実質
的な信号遅延時間ＤＴｄを表している。但し、図３のタ
イムチャートは、インバータゲート１３ａ、１３ｅおよ
びフリップフロップ１３ｄの信号遅延を無視した場合を
示している。
ＡＴＤ（バー）信号を出力するインバータゲート１３ａ
と、２個のアンドゲート１３ｂ、１３ｃをたすき掛けに
接続して構成するフリップフロップ１３ｄと、このフリ
ップフロップ１３ｄの出力（ＴＭＧ信号）と逆論理のＴ
ＭＧ（バー）信号を出力するインバータゲート１３ｅと
を備え、図３のタイムチャートに示すように、ＡＴＤ信
号（バー）の立ち下がり、すなわちＡＴＤ信号の立上り
でフリップフロップ１３ｄがセット（ＴＭＧ＝Ｈレベ
ル）され、ＤＳOUT の立ち下がりでリセット（ＴＭＧ＝
Ｌレベル）される。フリップフロップ１３ｄのセット期
間が、第１のダミー部１１と第２のダミー部１２の実質
的な信号遅延時間ＤＴｄを表している。但し、図３のタ
イムチャートは、インバータゲート１３ａ、１３ｅおよ
びフリップフロップ１３ｄの信号遅延を無視した場合を
示している。
【００２０】以上述べたように本実施例では、図４にそ
の読み出し動作のタイムチャートを示すように、ダミー
センスアンプ１２の出力確定と同時にＴＭＧ信号が立ち
下がるから、この立ち下がりのタイミングで図１のフリ
ップフロップ６ａi 〜６ｄiをラッチさせることがで
き、センスアンプ５ａi 〜５ｄi の出力確定後、速やか
にそのセンスアンプ５ａi 〜５ｄi の出力をチップ外部
に読み出すことができる。すなわち、データの読み出し
タイミングを実際の読み出し遅延に対応させているの
で、マージン時間等の無駄な待ち時間がなくなり、読み
出しサイクル（アドレスの更新サイクル）を短縮化し
て、より一層の読み出し速度の向上を図ることができ
る。
の読み出し動作のタイムチャートを示すように、ダミー
センスアンプ１２の出力確定と同時にＴＭＧ信号が立ち
下がるから、この立ち下がりのタイミングで図１のフリ
ップフロップ６ａi 〜６ｄiをラッチさせることがで
き、センスアンプ５ａi 〜５ｄi の出力確定後、速やか
にそのセンスアンプ５ａi 〜５ｄi の出力をチップ外部
に読み出すことができる。すなわち、データの読み出し
タイミングを実際の読み出し遅延に対応させているの
で、マージン時間等の無駄な待ち時間がなくなり、読み
出しサイクル（アドレスの更新サイクル）を短縮化し
て、より一層の読み出し速度の向上を図ることができ
る。
【００２１】
【発明の効果】本発明によれば、センスアンプの実際の
確定時間に対応させてフリップフロップのラッチタイミ
ングを決定するようにしたので、マージン時間等の無駄
な待ち時間を排除でき、データの読み出しを高速化する
ことができる。
確定時間に対応させてフリップフロップのラッチタイミ
ングを決定するようにしたので、マージン時間等の無駄
な待ち時間を排除でき、データの読み出しを高速化する
ことができる。
【図１】一実施例の全体構成図である。
【図２】一実施例のタイミング決定手段の構成図であ
る。
る。
【図３】一実施例のタイミング決定手段のタイミングチ
ャートである。
ャートである。
【図４】一実施例の読み出し動作のタイミングチャート
である。
である。
【図５】従来例の全体構成図である。
【図６】従来例のタイミング回路の構成図である。
【図７】従来例の読み出し動作のタイミングチャートで
ある。
ある。
Ａ0 〜Ａ18：アドレス信号 ５ａi 〜５ｄi ：センスアンプ １０：タイミング決定手段 １１ｄ：コンデンサ（ダミーワード線） １１ｅ：抵抗（ダミーワード線） １１ｆ：ＮチャネルＭＯＳトランジスタ（ダミーメモリ
セル） １２：第２のダミー部（ダミーセンスアンプ）
セル） １２：第２のダミー部（ダミーセンスアンプ）
Claims (2)
- 【請求項１】アドレス信号によって指定されたメモリセ
ルの内容を読み出すセンスアンプと、 前記センスアンプの出力をチップ外部に取り出すタイミ
ングを決定するタイミング決定手段とを備える半導体記
憶装置であって、 前記タイミング決定手段は、 前記メモリセルと同一構成または入出力遅延を同一とす
るダミーメモリセルと、 前記センスアンプと同一構成または入出力遅延を同一と
するダミーセンスアンプとを具備し、 前記アドレス信号の変化に応答して該ダミーメモリセル
の内容を変化させ、 該ダミーメモリセルの内容を該ダミーセンスアンプで読
み出すとともに、 当該ダミーセンスアンプの出力が確定した時点を基準と
して、前記センスアンプの出力をチップ外部に取り出す
タイミングを決定することを特徴とする半導体記憶装
置。 - 【請求項２】前記ダミーメモリセルは、ダミーワード線
を介して伝達される前記アドレス信号の変化に応答する
所定の信号に従って、その内容を変化させることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20416492A JPH0652695A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20416492A JPH0652695A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652695A true JPH0652695A (ja) | 1994-02-25 |
Family
ID=16485898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20416492A Pending JPH0652695A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652695A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542396B1 (ko) * | 2000-12-26 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센싱 회로 |
| JP2009170098A (ja) * | 1999-12-20 | 2009-07-30 | Fujitsu Microelectronics Ltd | プログラム検証動作の実施方法、消去検証動作の実施方法、および検出時間制御回路 |
| KR100939146B1 (ko) * | 2006-10-30 | 2010-01-28 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 시스템 및 그 데이터 기입 방법 |
| US10041559B2 (en) | 2014-06-11 | 2018-08-07 | Nidec Sankyo Corporation | Fluid damper device and apparatus with damper |
| US10138973B2 (en) | 2014-06-11 | 2018-11-27 | Nidec Sankyo Corporation | Fluid damper device and apparatus with damper |
-
1992
- 1992-07-31 JP JP20416492A patent/JPH0652695A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170098A (ja) * | 1999-12-20 | 2009-07-30 | Fujitsu Microelectronics Ltd | プログラム検証動作の実施方法、消去検証動作の実施方法、および検出時間制御回路 |
| KR100542396B1 (ko) * | 2000-12-26 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센싱 회로 |
| KR100939146B1 (ko) * | 2006-10-30 | 2010-01-28 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 시스템 및 그 데이터 기입 방법 |
| US10041559B2 (en) | 2014-06-11 | 2018-08-07 | Nidec Sankyo Corporation | Fluid damper device and apparatus with damper |
| US10138973B2 (en) | 2014-06-11 | 2018-11-27 | Nidec Sankyo Corporation | Fluid damper device and apparatus with damper |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001219 |