JPH0653204A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】割れ欠けが発生することのない半導体装置の製
造方法の提供。 【構成】複数の半導体装置２が形成された半導体ウエハ
１を各半導体装置２毎に分断するウエットエッチング工
程を、半導体ウエハ１の表裏面の一方１ａにウエハ厚み
方向中途部まで達する一方面側分断用谷部３を蝕刻する
一方面側エッチングプロセスと、半導体ウエハ１の表裏
面の他方１ｂに前記一方面側分断用谷部３に相対向して
この分断用谷部３まで達する他方面側分断用谷部６を蝕
刻する他方面側エッチングプロセスとを含む半導体装置
の製造方法。
造方法の提供。 【構成】複数の半導体装置２が形成された半導体ウエハ
１を各半導体装置２毎に分断するウエットエッチング工
程を、半導体ウエハ１の表裏面の一方１ａにウエハ厚み
方向中途部まで達する一方面側分断用谷部３を蝕刻する
一方面側エッチングプロセスと、半導体ウエハ１の表裏
面の他方１ｂに前記一方面側分断用谷部３に相対向して
この分断用谷部３まで達する他方面側分断用谷部６を蝕
刻する他方面側エッチングプロセスとを含む半導体装置
の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウエハをウエッ
トエッチングによって各半導体装置に分断する半導体装
置の製造方法に関する。
トエッチングによって各半導体装置に分断する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来から、ＧａＡｓ（ガリウム・ヒ素）
パワーＦＥＴのような化合物半導体装置では、放熱性を
高める理由から、各半導体装置に分断する前の半導体ウ
エハの厚みをエッチング等の工程によって３０μｍ程度
まで薄くすることが行われている。そのため、化合物半
導体ウエハの分断を一般的なスクライブ工程によって行
うことが難しく、替わってウエットエッチング工程によ
るウエハ分断が多用されていた。
パワーＦＥＴのような化合物半導体装置では、放熱性を
高める理由から、各半導体装置に分断する前の半導体ウ
エハの厚みをエッチング等の工程によって３０μｍ程度
まで薄くすることが行われている。そのため、化合物半
導体ウエハの分断を一般的なスクライブ工程によって行
うことが難しく、替わってウエットエッチング工程によ
るウエハ分断が多用されていた。
【０００３】
【発明が解決しようとする課題】ところで、上記ウエッ
トエッチング工程によって半導体ウエハを分断する半導
体装置の製造方法では、切り出された半導体装置の切り
出し端面に割れ欠けの原因となる鋭角な角部が形成され
てしまうという問題があった。というのも、このような
製造方法が用いられる半導体装置（例えば、ＧａＡｓパ
ワーＦＥＴ）では図３に示すように半導体ウエハ５０の
（００１）面上にウエットエッチング工程を施すように
なっており、それに伴って半導体ウエハ５０上に形成さ
れる分断用谷部は（００１）面上の＜０−１１＞方向や
＜０１１＞方向に形成されるようになっている。（な
お、面表示の中のマイナス１の表示は、オーバーバー表
示が不可能なため−１によって代用しています）半導体
ウエハ５０の（００１）面上のこれらの方向をウエット
エッチングすると、図４に示すように、分断された各半
導体装置６０の少なくとも一方の方向の切り出し端面６
１は順メサ状に形成されることになる。このようにな順
メサ形状の切り出し端面６１においては、蝕刻方向始端
の切り出し端面角部６２は鈍角になるものの、蝕刻方向
終端の切り出し端面角部６３は鋭角になってしまった。
このような鋭角の角部６３は半導体装置６０の割れ欠け
の原因となるので大変都合の悪いものであった。なお、
図４中符号６４は半導体装置６０表面に形成された半導
体装置本体であり、６５は半導体装置６０の裏面に形成
されたＰＨＳ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）で
ある。
トエッチング工程によって半導体ウエハを分断する半導
体装置の製造方法では、切り出された半導体装置の切り
出し端面に割れ欠けの原因となる鋭角な角部が形成され
てしまうという問題があった。というのも、このような
製造方法が用いられる半導体装置（例えば、ＧａＡｓパ
ワーＦＥＴ）では図３に示すように半導体ウエハ５０の
（００１）面上にウエットエッチング工程を施すように
なっており、それに伴って半導体ウエハ５０上に形成さ
れる分断用谷部は（００１）面上の＜０−１１＞方向や
＜０１１＞方向に形成されるようになっている。（な
お、面表示の中のマイナス１の表示は、オーバーバー表
示が不可能なため−１によって代用しています）半導体
ウエハ５０の（００１）面上のこれらの方向をウエット
エッチングすると、図４に示すように、分断された各半
導体装置６０の少なくとも一方の方向の切り出し端面６
１は順メサ状に形成されることになる。このようにな順
メサ形状の切り出し端面６１においては、蝕刻方向始端
の切り出し端面角部６２は鈍角になるものの、蝕刻方向
終端の切り出し端面角部６３は鋭角になってしまった。
このような鋭角の角部６３は半導体装置６０の割れ欠け
の原因となるので大変都合の悪いものであった。なお、
図４中符号６４は半導体装置６０表面に形成された半導
体装置本体であり、６５は半導体装置６０の裏面に形成
されたＰＨＳ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）で
ある。
【０００４】本発明はこのような問題に鑑みてなされた
ものであって、半導体装置に割れ欠けが発生することの
ない半導体装置の製造方法の提供を目的としている。
ものであって、半導体装置に割れ欠けが発生することの
ない半導体装置の製造方法の提供を目的としている。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記目的を達成するために、複数の半導体装
置が形成された半導体ウエハを各半導体装置毎に分断す
るウエットエッチング工程を備えた半導体装置の製造方
法であって、前記ウエットエッチング工程を、半導体ウ
エハの表裏面の一方にウエハ厚み方向中途部まで達する
一方面側分断用谷部を蝕刻する一方面側エッチングプロ
セスと、半導体ウエハの表裏面の他方に前記一方面側分
断用谷部に相対向してこの分断用谷部まで達する他方面
側分断用谷部を蝕刻する他方面側エッチングプロセスと
を含んでいることに特徴を有している。
造方法は、上記目的を達成するために、複数の半導体装
置が形成された半導体ウエハを各半導体装置毎に分断す
るウエットエッチング工程を備えた半導体装置の製造方
法であって、前記ウエットエッチング工程を、半導体ウ
エハの表裏面の一方にウエハ厚み方向中途部まで達する
一方面側分断用谷部を蝕刻する一方面側エッチングプロ
セスと、半導体ウエハの表裏面の他方に前記一方面側分
断用谷部に相対向してこの分断用谷部まで達する他方面
側分断用谷部を蝕刻する他方面側エッチングプロセスと
を含んでいることに特徴を有している。
【０００６】
【作用】上記構成によれば、各エッチングプロセスを表
裏面それぞれから行うので、形成される各分断用谷部は
順メサ形状になるものの、分断用谷部の角部はすべて蝕
刻始端形状、すなわち鈍角になる。
裏面それぞれから行うので、形成される各分断用谷部は
順メサ形状になるものの、分断用谷部の角部はすべて蝕
刻始端形状、すなわち鈍角になる。
【０００７】
【実施例】以下、本発明を図面に示す実施例に基づいて
詳細に説明する。図１は本発明の一実施例であるＧａＡ
ｓパワーＦＥＴの製造方法の各工程を示す断面図であ
る。まず、ＧａＡｓ基板１の表面１ａである（００１）
面上に各半導体装置本体２を所定の工程を経て形成す
る。半導体装置本体２の形成が保護膜形成をもって終了
したのち、ＧａＡｓ基板表面１ａにレジスト膜等のマス
ク（図示省略）を介してウエットエッチングを施し、表
面側分断用谷部３を蝕刻する。表面側分断用谷部３はＧ
ａＡｓ基板表面１ａから１５μｍ程度の深さまで形成さ
れる。このウエットエッチングプロセスで用いられるエ
ッチング液としては硫酸３：過酸化水素水１：水１から
なる３０℃の混合液が適当である。（一方面側エッチン
グプロセス：図１（ａ）参照） 表面側分断用谷部３を形成したのち、ＧａＡｓ基板表面
１ａにガラス基板等の保護基板４を貼付する。そのうえ
で、ＧａＡｓ基板裏面１ｂ側からの全面エッチング等に
よってＧａＡｓ基板１を３０μｍまで薄くする基板薄化
工程、層間接続のためのバイアホールを形成するバイア
ホール形成工程、放熱用のＰＨＳ５をＧａＡｓ基板裏面
１ｂに形成するＰＨＳ形成工程等の諸工程を施す。
詳細に説明する。図１は本発明の一実施例であるＧａＡ
ｓパワーＦＥＴの製造方法の各工程を示す断面図であ
る。まず、ＧａＡｓ基板１の表面１ａである（００１）
面上に各半導体装置本体２を所定の工程を経て形成す
る。半導体装置本体２の形成が保護膜形成をもって終了
したのち、ＧａＡｓ基板表面１ａにレジスト膜等のマス
ク（図示省略）を介してウエットエッチングを施し、表
面側分断用谷部３を蝕刻する。表面側分断用谷部３はＧ
ａＡｓ基板表面１ａから１５μｍ程度の深さまで形成さ
れる。このウエットエッチングプロセスで用いられるエ
ッチング液としては硫酸３：過酸化水素水１：水１から
なる３０℃の混合液が適当である。（一方面側エッチン
グプロセス：図１（ａ）参照） 表面側分断用谷部３を形成したのち、ＧａＡｓ基板表面
１ａにガラス基板等の保護基板４を貼付する。そのうえ
で、ＧａＡｓ基板裏面１ｂ側からの全面エッチング等に
よってＧａＡｓ基板１を３０μｍまで薄くする基板薄化
工程、層間接続のためのバイアホールを形成するバイア
ホール形成工程、放熱用のＰＨＳ５をＧａＡｓ基板裏面
１ｂに形成するＰＨＳ形成工程等の諸工程を施す。
【０００８】そして、ＰＨＳ５をマスクとしてＧａＡｓ
基板裏面１ｂ側からウエットエッチングを施し、裏面側
分断用谷部６を蝕刻する。裏面側分断用谷部６は表面側
分断用谷部３とＧａＡｓ基板１表裏対向して形成される
とともに表面側分断用谷部３に達するまで蝕刻される。
このエッチングプロセスに用いられるエッチング液は前
記した一方面側エッチングプロセスと同様のエッチング
液が適当である。
基板裏面１ｂ側からウエットエッチングを施し、裏面側
分断用谷部６を蝕刻する。裏面側分断用谷部６は表面側
分断用谷部３とＧａＡｓ基板１表裏対向して形成される
とともに表面側分断用谷部３に達するまで蝕刻される。
このエッチングプロセスに用いられるエッチング液は前
記した一方面側エッチングプロセスと同様のエッチング
液が適当である。
【０００９】このとき、表面側分断用谷部３は前記した
ように１５μｍ程度の深さまで蝕刻されており、さらに
は、ＧａＡｓ基板１は基板薄化工程によって３０μｍま
で薄化されている。そのため、裏面側分断用谷部６はＧ
ａＡｓ基板裏面１ｂ側から１５μｍ蝕刻したＧａＡｓ基
板１厚み方向ほぼ中央部で表面側分断用谷部３に達する
ことになり、これにより半導体ウエハ１は各半導体装置
７毎に分断される。（他方面側エッチングプロセス：図
１（ｂ）参照） 他方面側エッチングプロセスが終了したのち、各半導体
装置７を保護基板４から剥離し、図２に示すＧａＡｓパ
ワーＦＥＴが完成する。
ように１５μｍ程度の深さまで蝕刻されており、さらに
は、ＧａＡｓ基板１は基板薄化工程によって３０μｍま
で薄化されている。そのため、裏面側分断用谷部６はＧ
ａＡｓ基板裏面１ｂ側から１５μｍ蝕刻したＧａＡｓ基
板１厚み方向ほぼ中央部で表面側分断用谷部３に達する
ことになり、これにより半導体ウエハ１は各半導体装置
７毎に分断される。（他方面側エッチングプロセス：図
１（ｂ）参照） 他方面側エッチングプロセスが終了したのち、各半導体
装置７を保護基板４から剥離し、図２に示すＧａＡｓパ
ワーＦＥＴが完成する。
【００１０】上記した各エッチングプロセスによって形
成される分断用谷部３，６は（００１）面上の＜０１１
＞方向および＜０−１１＞方向に形成され、それぞれ順
メサ形状となる。しかしながら、各エッチングプロセス
は基板厚み方向中央部までしか行われない。そのため、
エッチングが反対側面まで達してこの蝕刻方向終端のＧ
ａＡｓ基板１表面角部に鋭角な角部が形成されることは
なく、分断された半導体装置の切り出し端面８の角部９
すべては蝕刻方向始端角部形状すなわち鈍角になる。
成される分断用谷部３，６は（００１）面上の＜０１１
＞方向および＜０−１１＞方向に形成され、それぞれ順
メサ形状となる。しかしながら、各エッチングプロセス
は基板厚み方向中央部までしか行われない。そのため、
エッチングが反対側面まで達してこの蝕刻方向終端のＧ
ａＡｓ基板１表面角部に鋭角な角部が形成されることは
なく、分断された半導体装置の切り出し端面８の角部９
すべては蝕刻方向始端角部形状すなわち鈍角になる。
【００１１】このようにして形成されたＧａＡｓパワー
ＦＥＴは、各エッチングプロセスをＧａＡｓ基板１の厚
み方向ほぼ中央部まで行えばよく、そのため、各分断用
谷部３，６の幅をその分狭くすることができる。すなわ
ち、各分断用谷部形成用マスクの幅が４０μｍであり、
このようなマスクを介して基板厚み方向１５μｍまで分
断用谷部３，６を蝕刻すると考えると、等方性エッチン
グである各エッチングプロセスによって幅方向にもオー
バーエッチングが同程度進行し実際の分割谷部３，６幅
は約７０μｍになることになる。これに対して一方向だ
けのエッチングプロセスからなる従来の方法では、分割
谷部形成用マスクの幅を上記と同じく４０μｍとした場
合、実際の分割谷部幅は約１００μｍとなる。すなわ
ち、本実施例のものが従来例の約２／３となることがわ
かる。くわえて、本実施例の方法によれば図２における
仮想線で示した部分、つまり一方向だけのエッチングプ
ロセスで必要な部分がいらなくなり、その分各半導体装
置２の小型化が可能になっている。
ＦＥＴは、各エッチングプロセスをＧａＡｓ基板１の厚
み方向ほぼ中央部まで行えばよく、そのため、各分断用
谷部３，６の幅をその分狭くすることができる。すなわ
ち、各分断用谷部形成用マスクの幅が４０μｍであり、
このようなマスクを介して基板厚み方向１５μｍまで分
断用谷部３，６を蝕刻すると考えると、等方性エッチン
グである各エッチングプロセスによって幅方向にもオー
バーエッチングが同程度進行し実際の分割谷部３，６幅
は約７０μｍになることになる。これに対して一方向だ
けのエッチングプロセスからなる従来の方法では、分割
谷部形成用マスクの幅を上記と同じく４０μｍとした場
合、実際の分割谷部幅は約１００μｍとなる。すなわ
ち、本実施例のものが従来例の約２／３となることがわ
かる。くわえて、本実施例の方法によれば図２における
仮想線で示した部分、つまり一方向だけのエッチングプ
ロセスで必要な部分がいらなくなり、その分各半導体装
置２の小型化が可能になっている。
【００１２】
【発明の効果】以上のように、本発明によれば、各エッ
チングプロセスを表裏面それぞれから行うので、形成さ
れる各分断用谷部は順メサ形状になるものの、分断用谷
部の角部はすべて蝕刻始端形状、すなわち鈍角になっ
た。そのため、切り出し端面角部が鋭角に形成されるこ
とに起因する割れ欠けといった損傷が発生しなくなり、
その分、半導体装置の信頼性が向上した。
チングプロセスを表裏面それぞれから行うので、形成さ
れる各分断用谷部は順メサ形状になるものの、分断用谷
部の角部はすべて蝕刻始端形状、すなわち鈍角になっ
た。そのため、切り出し端面角部が鋭角に形成されるこ
とに起因する割れ欠けといった損傷が発生しなくなり、
その分、半導体装置の信頼性が向上した。
【００１３】また、表裏面それぞれからエッチングする
ので、分断用谷部の幅の縮小、および各半導体装置の小
型化が可能になった。そのため半導体ウエハの高密度利
用が図れるようになり、コストダウンが可能になった。
ので、分断用谷部の幅の縮小、および各半導体装置の小
型化が可能になった。そのため半導体ウエハの高密度利
用が図れるようになり、コストダウンが可能になった。
【図１】本発明の一実施例の半導体装置の製造方法の各
工程を示す断面図である。
工程を示す断面図である。
【図２】上記実施例によって形成された半導体装置の断
面図である。
面図である。
【図３】実施例および従来例の方法で分断される半導体
ウエハの半導体装置形成面および分断用谷部の形成方向
を説明する平面図である。
ウエハの半導体装置形成面および分断用谷部の形成方向
を説明する平面図である。
【図４】従来の半導体装置の製造方法によって製造され
た半導体装置の構造を示す断面図である。
た半導体装置の構造を示す断面図である。
１ ＧａＡｓ基板（半導体ウエハ） １ａ 基板表面 １ｂ 基板裏面 ２ 半導体装置 ３ 表面側分断用谷部 ６ 裏面側分断用谷部
Claims (1)
- 【請求項１】複数の半導体装置（２）が形成された半導
体ウエハ（１）を各半導体装置（２）毎に分断するウエ
ットエッチング工程を備えた半導体装置の製造方法であ
って、 前記ウエットエッチング工程を、半導体ウエハ（１）の
表裏面の一方（１ａ）にウエハ厚み方向中途部まで達す
る一方面側分断用谷部（３）を蝕刻する一方面側エッチ
ングプロセスと、半導体ウエハ（１）の表裏面の他方
（１ｂ）に前記一方面側分断用谷部（３）に相対向して
この分断用谷部（３）まで達する他方面側分断用谷部
（６）を蝕刻する他方面側エッチングプロセスとを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20118592A JPH0653204A (ja) | 1992-07-28 | 1992-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20118592A JPH0653204A (ja) | 1992-07-28 | 1992-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653204A true JPH0653204A (ja) | 1994-02-25 |
Family
ID=16436761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20118592A Pending JPH0653204A (ja) | 1992-07-28 | 1992-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653204A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10062014A1 (de) * | 2000-12-13 | 2002-07-04 | Infineon Technologies Ag | Verfahren zum Dünnen und Separieren selektierter Bereiche dünner Scheiben und scheibenförmiges Werkstück |
| US7405139B2 (en) * | 2006-08-03 | 2008-07-29 | International Business Machines Corporation | Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch |
-
1992
- 1992-07-28 JP JP20118592A patent/JPH0653204A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10062014A1 (de) * | 2000-12-13 | 2002-07-04 | Infineon Technologies Ag | Verfahren zum Dünnen und Separieren selektierter Bereiche dünner Scheiben und scheibenförmiges Werkstück |
| DE10062014B4 (de) * | 2000-12-13 | 2006-03-09 | Infineon Technologies Ag | Verfahren zum Dünnen und Separieren selektierter Bereiche dünner Scheiben |
| US7405139B2 (en) * | 2006-08-03 | 2008-07-29 | International Business Machines Corporation | Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch |
| US7989358B2 (en) | 2006-08-03 | 2011-08-02 | International Business Machines Corporation | Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch |
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