JPH05334238A - バスサイズ変換回路 - Google Patents
バスサイズ変換回路Info
- Publication number
- JPH05334238A JPH05334238A JP14037192A JP14037192A JPH05334238A JP H05334238 A JPH05334238 A JP H05334238A JP 14037192 A JP14037192 A JP 14037192A JP 14037192 A JP14037192 A JP 14037192A JP H05334238 A JPH05334238 A JP H05334238A
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- JP
- Japan
- Prior art keywords
- data
- bus
- size
- conversion circuit
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ダイナミックバスサイジング機能を有しない
ＭＰＵに周辺回路を設け、バスサイズの異なるハードに
対応したソフトに互換性を持たせるバスサイズ変換回路
を提供する。 【構成】 バスサイズ変換回路は、小さな第１のバスサ
イズデータ１６をＫ回（Ｋは整数）ラッチして規定サイ
ズの第２のバスデータ１５とするデータラッチバッファ
１１と、このラッチ動作を制御するメモリコントロール
信号を生成する制御部１１とをを有している。制御部１
１は、ＭＰＵ１０が出力する１の実行サイクル開始信号
１７に応動してＫ回メモリコントロール信号１８および
１９を生成する。１の実行サイクル開始信号１７によっ
て小サイズの第１のバスサイズのデータ１６をＫ回ラッ
チして、規定サイズの第２のバスサイズのデータ１５に
変換される。
ＭＰＵに周辺回路を設け、バスサイズの異なるハードに
対応したソフトに互換性を持たせるバスサイズ変換回路
を提供する。 【構成】 バスサイズ変換回路は、小さな第１のバスサ
イズデータ１６をＫ回（Ｋは整数）ラッチして規定サイ
ズの第２のバスデータ１５とするデータラッチバッファ
１１と、このラッチ動作を制御するメモリコントロール
信号を生成する制御部１１とをを有している。制御部１
１は、ＭＰＵ１０が出力する１の実行サイクル開始信号
１７に応動してＫ回メモリコントロール信号１８および
１９を生成する。１の実行サイクル開始信号１７によっ
て小サイズの第１のバスサイズのデータ１６をＫ回ラッ
チして、規定サイズの第２のバスサイズのデータ１５に
変換される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
の周辺回路に関するものである。
の周辺回路に関するものである。
【０００２】
【従来の技術】市販されているＭＰＵ(Micro Processor
Unit)には、ダイナミックバスサイジング機能を有する
ものと有さないものとが在る。例えば、モトローラ社の
ＭＣ６８０３０には有り、ＭＣ６８０４０には無い。
Unit)には、ダイナミックバスサイジング機能を有する
ものと有さないものとが在る。例えば、モトローラ社の
ＭＣ６８０３０には有り、ＭＣ６８０４０には無い。
【０００３】ダイナミックバスサイジング機能がないＭ
ＰＵにおいては、規定外のサイズのデータバスに対して
アクセスの実行を行うことができない。実行するには、
デバイスのデータバス幅に合わせたビットアクセスにソ
ースソフトを変更する必要があった。
ＰＵにおいては、規定外のサイズのデータバスに対して
アクセスの実行を行うことができない。実行するには、
デバイスのデータバス幅に合わせたビットアクセスにソ
ースソフトを変更する必要があった。
【０００４】
【発明が解決しようとする課題】上述のように従来、バ
スサイズの異なるデータへのアクセスが禁止されている
ＭＰＵにおいては、バスサイズの異なるＭＰＵに対応し
たソフトウェアと互換性を有さないためこれらのソフト
を実行するには、ソースソフトを変更しなければならな
いという繁雑さがあった。
スサイズの異なるデータへのアクセスが禁止されている
ＭＰＵにおいては、バスサイズの異なるＭＰＵに対応し
たソフトウェアと互換性を有さないためこれらのソフト
を実行するには、ソースソフトを変更しなければならな
いという繁雑さがあった。
【０００５】本発明の目的は、簡便なＭＰＵ周辺回路
で、より小さなバスサイズデータを規定の大きさのバス
サイズデータへ変換し、ソースソフトの変更を不要とす
るバスサイズ変換回路を提供することにある。
で、より小さなバスサイズデータを規定の大きさのバス
サイズデータへ変換し、ソースソフトの変更を不要とす
るバスサイズ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、第１のバスサ
イズのデータを第１のバスサイズのＫ倍（Ｋは整数）の
バスサイズを有する第２のデータに変換するバスサイズ
変換回路であって、ＭＰＵが出力する実行サイクル開始
信号に応答してメモリコントロール信号をＫ回生成する
制御部と、メモリコントロール信号に応答して第１のデ
ータをＫ回記憶して第２のデータに変換するバッファと
を有することを特徴とする。
イズのデータを第１のバスサイズのＫ倍（Ｋは整数）の
バスサイズを有する第２のデータに変換するバスサイズ
変換回路であって、ＭＰＵが出力する実行サイクル開始
信号に応答してメモリコントロール信号をＫ回生成する
制御部と、メモリコントロール信号に応答して第１のデ
ータをＫ回記憶して第２のデータに変換するバッファと
を有することを特徴とする。
【０００７】
【作用】ＭＰＵが出力する１つの実行サイクル信号に応
答して、制御部がＫ回メモリコントロール信号を生成し
て出力する。このメモリコントロール信号に応答してサ
イズの小さな第１のバスサイズのデータをＫ回ラッチす
ることにより、規定サイズの第２のデータが形成され
る。
答して、制御部がＫ回メモリコントロール信号を生成し
て出力する。このメモリコントロール信号に応答してサ
イズの小さな第１のバスサイズのデータをＫ回ラッチす
ることにより、規定サイズの第２のデータが形成され
る。
【０００８】
【実施例】以下に本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のダイナミックバスサイジ
ング回路の実施例であり、１６ビットメモリに対するダ
イナミックバスサイジングの機能ブロック図を示してい
る。なお、ダイナミックバスサイジング機能とは、８ビ
ットまたは１６ビットのデータバスを持つデバイスに対
しＭＰＵから３２ビットアクセスをした場合、実行サイ
クルを４回または２回に分割して行う機能をいう。
に説明する。図１は、本発明のダイナミックバスサイジ
ング回路の実施例であり、１６ビットメモリに対するダ
イナミックバスサイジングの機能ブロック図を示してい
る。なお、ダイナミックバスサイジング機能とは、８ビ
ットまたは１６ビットのデータバスを持つデバイスに対
しＭＰＵから３２ビットアクセスをした場合、実行サイ
クルを４回または２回に分割して行う機能をいう。
【０００９】ダイナミックバスサイジング回路は、ＭＣ
６８０４０ＭＰＵ１０の他に、データラッチバッファ１
１、Ｉ／Ｏ制御用メモリ１２および制御部１３とにより
構成されている。ＭＣ６８０４０ＭＰＵ１０のデータバ
ス１５は、データラッチバッファ１１の出力端子と、デ
ータラッチバッファ１１の入力端子は、Ｉ／Ｏ制御用メ
モリ１２の出力端子と接続１６される。ＭＰＵ１０の制
御信号１７は制御部１３の入力端子へ、また、制御部１
３を経た出力信号のうちバッファコントロール信号１８
がデータラッチバッファ１１へ、メモリコントロール信
号１９がＩ／Ｏ制御用メモリ１２へ接続される。
６８０４０ＭＰＵ１０の他に、データラッチバッファ１
１、Ｉ／Ｏ制御用メモリ１２および制御部１３とにより
構成されている。ＭＣ６８０４０ＭＰＵ１０のデータバ
ス１５は、データラッチバッファ１１の出力端子と、デ
ータラッチバッファ１１の入力端子は、Ｉ／Ｏ制御用メ
モリ１２の出力端子と接続１６される。ＭＰＵ１０の制
御信号１７は制御部１３の入力端子へ、また、制御部１
３を経た出力信号のうちバッファコントロール信号１８
がデータラッチバッファ１１へ、メモリコントロール信
号１９がＩ／Ｏ制御用メモリ１２へ接続される。
【００１０】データラッチバッファ１１はＩ／Ｏ制御用
メモリ１２から出力される１６ビット／データを２デー
タ毎に保持し、３２ビット／データとする。Ｉ／Ｏ制御
用メモリ１２は、ＭＰＵ１０のアクセスとのタイミング
を取るために設けられている。制御部１３は、ＭＰＵ１
０の制御信号１７に同期して、３２ビット／データにデ
ータを編成するためのコントロール信号を生成する部で
ある。制御部１３が生成するコントロール信号の形態は
図２に示されている。
メモリ１２から出力される１６ビット／データを２デー
タ毎に保持し、３２ビット／データとする。Ｉ／Ｏ制御
用メモリ１２は、ＭＰＵ１０のアクセスとのタイミング
を取るために設けられている。制御部１３は、ＭＰＵ１
０の制御信号１７に同期して、３２ビット／データにデ
ータを編成するためのコントロール信号を生成する部で
ある。制御部１３が生成するコントロール信号の形態は
図２に示されている。
【００１１】図２のタイミングチャートは制御部１３の
入力信号１７および出力信号１８、１９の形態を表して
いる。同図の反転ＴＳ信号２１は、ＭＰＵ１０がメモリ
１２に対し出力するアクセス信号である。また、反転Ｔ
Ａ信号２２は、反転ＴＳ信号２１に対する応答信号であ
る。制御部１３はＭＰＵ１０が出力する１の反転ＴＳ信
号２１を受け、Ｉ／Ｏ制御用メモリ１２に対しメモリコ
ントロール信号を２回出力し、反転ＴＳ信号２１の発生
後Ｉ／Ｏ制御用メモリ１２に２回アクセスを実行し、反
転ＴＡ信号２２をＭＰＵ１０へ出力する。Ｉ／Ｏ制御用
メモリ１２は制御部１３から２回のアクセスを受け、同
アクセスに応動し、１６ビット／データを２個出力す
る。Ｉ／Ｏ制御用メモリ１２から出力された２個の１６
ビット／データは、データラッチバッファ１１でラッチ
される。データラッチバッファ１１でラッチされた２個
の１６ビット／データは、１個の３２ビット／データと
してＭＰＵ１０によって読み込まれる。
入力信号１７および出力信号１８、１９の形態を表して
いる。同図の反転ＴＳ信号２１は、ＭＰＵ１０がメモリ
１２に対し出力するアクセス信号である。また、反転Ｔ
Ａ信号２２は、反転ＴＳ信号２１に対する応答信号であ
る。制御部１３はＭＰＵ１０が出力する１の反転ＴＳ信
号２１を受け、Ｉ／Ｏ制御用メモリ１２に対しメモリコ
ントロール信号を２回出力し、反転ＴＳ信号２１の発生
後Ｉ／Ｏ制御用メモリ１２に２回アクセスを実行し、反
転ＴＡ信号２２をＭＰＵ１０へ出力する。Ｉ／Ｏ制御用
メモリ１２は制御部１３から２回のアクセスを受け、同
アクセスに応動し、１６ビット／データを２個出力す
る。Ｉ／Ｏ制御用メモリ１２から出力された２個の１６
ビット／データは、データラッチバッファ１１でラッチ
される。データラッチバッファ１１でラッチされた２個
の１６ビット／データは、１個の３２ビット／データと
してＭＰＵ１０によって読み込まれる。
【００１２】以上の処理によって１６ビットのデータバ
ス幅を持つデバイスに対してソフトウェアを変更するこ
となく、３２ビットアクセスを行うことが可能となる。
８ビット／データのデータバス幅を持つデバイスに対し
ては、ＭＰＵの反転ＴＳ信号２１に対し、Ｉ／Ｏ制御用
メモリへ４回アクセスを行うことにより上記と同様の結
果を得ることができる。
ス幅を持つデバイスに対してソフトウェアを変更するこ
となく、３２ビットアクセスを行うことが可能となる。
８ビット／データのデータバス幅を持つデバイスに対し
ては、ＭＰＵの反転ＴＳ信号２１に対し、Ｉ／Ｏ制御用
メモリへ４回アクセスを行うことにより上記と同様の結
果を得ることができる。
【００１３】
【発明の効果】本発明のバスサイズ変換回路をＭＰＵの
周辺回路として設けることにより、ダイナミックバスサ
イジング機能を持ったＭＰＵと同等の機能が生じる。本
機能により、バスサイズの異なるＭＰＵに対応したソフ
トウェア間に、互換性を持たせることができる。
周辺回路として設けることにより、ダイナミックバスサ
イジング機能を持ったＭＰＵと同等の機能が生じる。本
機能により、バスサイズの異なるＭＰＵに対応したソフ
トウェア間に、互換性を持たせることができる。
【図１】本発明のバスサイズ変換回路の回路構成を示す
機能ブロック図である。
機能ブロック図である。
【図２】図１の動作を表すタイムチャート図である。
１０ ＭＰＵ １１ データラッチバッファ １２ Ｉ／Ｏ制御用メモリ １３ 制御部
Claims (1)
- 【請求項１】 第１のバスサイズのデータを前記第１の
バスサイズのＫ倍（Ｋは整数）のバスサイズを有する第
２のデータに変換するバスサイズ変換回路であって、Ｍ
ＰＵが出力する実行サイクル開始信号に応答してメモリ
コントロール信号をＫ回生成する制御部と、前記メモリ
コントロール信号に応答して前記第１のデータを前記Ｋ
回記憶して第２のデータに変換するバッファとを有する
ことを特徴とするバスサイズ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14037192A JPH05334238A (ja) | 1992-06-01 | 1992-06-01 | バスサイズ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14037192A JPH05334238A (ja) | 1992-06-01 | 1992-06-01 | バスサイズ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334238A true JPH05334238A (ja) | 1993-12-17 |
Family
ID=15267274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14037192A Pending JPH05334238A (ja) | 1992-06-01 | 1992-06-01 | バスサイズ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334238A (ja) |
-
1992
- 1992-06-01 JP JP14037192A patent/JPH05334238A/ja active Pending
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