JPH0654598B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0654598B2 JPH0654598B2 JP6275585A JP6275585A JPH0654598B2 JP H0654598 B2 JPH0654598 B2 JP H0654598B2 JP 6275585 A JP6275585 A JP 6275585A JP 6275585 A JP6275585 A JP 6275585A JP H0654598 B2 JPH0654598 B2 JP H0654598B2
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- transistor
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- gate
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに係り、特に高集積でかつ高速読
出しに好適な半導体メモリに関する。
出しに好適な半導体メモリに関する。
行線及び列線の交点にＭＯＳトランジスタ等のスイツチ
素子を具備することによつて“１”あるいは“０”を記
憶させるＲＯＭ（Read Only Memoryは高集積になるに従
い、回路内部が高インピーダンスになると共に、寄生容
量が増加し、高速性と低消費電力化の両立が困難にな
る。
素子を具備することによつて“１”あるいは“０”を記
憶させるＲＯＭ（Read Only Memoryは高集積になるに従
い、回路内部が高インピーダンスになると共に、寄生容
量が増加し、高速性と低消費電力化の両立が困難にな
る。
例えば特公昭58-46797号公報にはかかるROMの高速読出
し技術が開示されている。ここで開示されている技術を
要約すると、列（Ｙ）線と電源との間に、列線プリチヤ
ージ用のＭＯＳトランジスタを備え、アドレス信号が変
化した際にかかるＭＯＳトランジスタのゲートに一定時
間のプリチヤージ信号を印加し、高速に列線をプリチヤ
ージする。行線を駆動する際には、インピーダンスの高
い常時導通状態のデプレツシヨン型ＭＯＳトランジスタ
のみでプルアツプされるので、記憶セルであるＭＯＳト
ランジスタによる列線の電荷を放電させる動作の障害と
はならない。
し技術が開示されている。ここで開示されている技術を
要約すると、列（Ｙ）線と電源との間に、列線プリチヤ
ージ用のＭＯＳトランジスタを備え、アドレス信号が変
化した際にかかるＭＯＳトランジスタのゲートに一定時
間のプリチヤージ信号を印加し、高速に列線をプリチヤ
ージする。行線を駆動する際には、インピーダンスの高
い常時導通状態のデプレツシヨン型ＭＯＳトランジスタ
のみでプルアツプされるので、記憶セルであるＭＯＳト
ランジスタによる列線の電荷を放電させる動作の障害と
はならない。
かかる従来技術における列線の最大電圧は、記憶セルが
形成されない行（Ｘ）線が連続的に選択された時の列
（Ｙ）線の電位で、ほぼ電源電圧に等しく、かかる列
（Ｙ）線の最低電圧は、センス回路が検出するに必要な
十分低位の電圧であり、プリチヤージ、デイスチヤージ
共時間で管理されるから、その電圧振幅は十分な余裕が
必要となり通常電源電圧の１／２を越える。Ｙ線の電圧
振幅は、略電位の１／２になる。
形成されない行（Ｘ）線が連続的に選択された時の列
（Ｙ）線の電位で、ほぼ電源電圧に等しく、かかる列
（Ｙ）線の最低電圧は、センス回路が検出するに必要な
十分低位の電圧であり、プリチヤージ、デイスチヤージ
共時間で管理されるから、その電圧振幅は十分な余裕が
必要となり通常電源電圧の１／２を越える。Ｙ線の電圧
振幅は、略電位の１／２になる。
さらに、プリチヤージ電圧はプロセス変動、素子バラツ
キ等により大幅に変位するから、誤動作を避けるため、
センス回路の検出電圧に比し十分余裕を持つておかなけ
ればならない。このため読出し時に列線のデイスチヤー
ジを開始してから、センス回路が検出するまでに時間を
要し、高速動作に対する障害になつている。
キ等により大幅に変位するから、誤動作を避けるため、
センス回路の検出電圧に比し十分余裕を持つておかなけ
ればならない。このため読出し時に列線のデイスチヤー
ジを開始してから、センス回路が検出するまでに時間を
要し、高速動作に対する障害になつている。
本発明の目的は、高速、低消費電力の半導体メモリを提
供することである。
供することである。
上記目的を達成するために、本発明は、第１の半導体メ
モリとして、複数の行線と、複数の列線と、ドレインが
対応する列線に接続され且つゲートが対応する行線に接
続され更にソースが基準電位点に接続されたＭＯＳトラ
ンジスタによるメモリセルが複数個配列されたメモリア
レイと、上記メモリアレイの行線群の中の指定の行線に
メモリセル駆動信号を出力するメモリセル駆動回路と、
上記メモリアレイの列線群の中の指定の列線を選択する
列選択回路と、上記列選択回路により選択された列線に
接続されるセンスアンプと、上記列線の寄生容量を所定
の電圧に充電するプリチャージ回路とを具備してなる半
導体メモリにおいて、 上記プリチャージ回路は、エミッタが各列線に接続さ
れ、ベースが列線電圧設定回路に接続され、コレクタが
電源端子に接続された第１のバイポーラトランジスタ群
を有し、 上記センスアンプは、エミッタが上記列選択回路を介し
て指定の列線に接続され、ベースがセンスアンプバイア
ス回路に接続された第２のバイポーラトランジスタと、
第２のバイポーラトランジスタのコレクタと電源端子と
の間に設けられた負荷素子とを有し、 上記列線電圧設定回路は、プリチャージ期間において上
記第１のバイポーラトランジスタ群をオン状態とする高
電圧を出力し、ディスチャージ期間において上記第１の
バイポーラトランジスタ群をオフ状態とする低電圧を出
力するように構成されてなり、 上記センスアンプバイアス回路は、少なくともディスチ
ャージ期間において上記列線電圧設定回路の出力電圧の
うち高電圧と実質的に等しい電圧を出力するように構成
されてなる、 ことを特徴とする半導体メモリを構成したものである。
モリとして、複数の行線と、複数の列線と、ドレインが
対応する列線に接続され且つゲートが対応する行線に接
続され更にソースが基準電位点に接続されたＭＯＳトラ
ンジスタによるメモリセルが複数個配列されたメモリア
レイと、上記メモリアレイの行線群の中の指定の行線に
メモリセル駆動信号を出力するメモリセル駆動回路と、
上記メモリアレイの列線群の中の指定の列線を選択する
列選択回路と、上記列選択回路により選択された列線に
接続されるセンスアンプと、上記列線の寄生容量を所定
の電圧に充電するプリチャージ回路とを具備してなる半
導体メモリにおいて、 上記プリチャージ回路は、エミッタが各列線に接続さ
れ、ベースが列線電圧設定回路に接続され、コレクタが
電源端子に接続された第１のバイポーラトランジスタ群
を有し、 上記センスアンプは、エミッタが上記列選択回路を介し
て指定の列線に接続され、ベースがセンスアンプバイア
ス回路に接続された第２のバイポーラトランジスタと、
第２のバイポーラトランジスタのコレクタと電源端子と
の間に設けられた負荷素子とを有し、 上記列線電圧設定回路は、プリチャージ期間において上
記第１のバイポーラトランジスタ群をオン状態とする高
電圧を出力し、ディスチャージ期間において上記第１の
バイポーラトランジスタ群をオフ状態とする低電圧を出
力するように構成されてなり、 上記センスアンプバイアス回路は、少なくともディスチ
ャージ期間において上記列線電圧設定回路の出力電圧の
うち高電圧と実質的に等しい電圧を出力するように構成
されてなる、 ことを特徴とする半導体メモリを構成したものである。
上記第１の半導体メモリにおいて、上記列線電圧設定回
路およびセンスアンプバイアス回路は、それぞれ直列接
続され且つ順方向バイアスされた複数のダイオードを含
み、直列接続された複数のダイオードによって上記高電
圧を発生するように構成されてなるものを構成すること
ができる。
路およびセンスアンプバイアス回路は、それぞれ直列接
続され且つ順方向バイアスされた複数のダイオードを含
み、直列接続された複数のダイオードによって上記高電
圧を発生するように構成されてなるものを構成すること
ができる。
また、第２の半導体メモリとして、そのドレインが対応
する列線に接続されそのゲートが対応する行線に接続さ
れ且つそのソースが基準電位点に接続された第１導電型
のＭＯＳトランジスタからなるメモリセル群と、上記各
列線に直列接続されて列選択信号に応答して指定の列線
を選択する列選択用ＭＯＳトランジスタ群と、上記各列
選択用ＭＯＳトランジスタを介して上記各メモリセルに
接続されるセンスアンプとを具備してなる半導体メモリ
において、 上記センスアンプは、そのエミッタが上記列選択用ＭＯ
Ｓトランジスタを介して上記各メモリセルに接続されそ
のベースが基準電位点に接続されそのコレクタが出力ノ
ードに接続されたセンス用バイポーラトランジスタと、
そのソースが電源端子に接続されそのドレインが上記セ
ンス用バイポーラトランジスタのコレクタに接続されそ
のゲートがゲートバイアス回路に接続された第２導電型
の負荷インピーダンス用ＭＯＳトランジスタとを有し、 上記ゲートバイアス回路は、そのベースが基準電位点に
接続されたゲートバイアス用バイポーラトランジスタ
と、上記ゲートバイアス用バイポーラトランジスタのエ
ミッタと基準電位点との間に互いに直列接続されて挿入
された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジ
スタと、上記ゲートバイアス用バイポーラトランジスタ
のコレクタと電源端子との間に挿入されてそのゲートが
上記負荷インピーダンス用ＭＯＳトランジスタのゲート
に接続されそのゲートとそのドレインが共通接続された
第２導電型の第３ＭＯＳトランジスタとを有し、上記第
１ＭＯＳトランジスタは、上記列選択用ＭＯＳトランジ
スタと同じサイズ、同じ導電形式にされ且つ上記列選択
用ＭＯＳトランジスタに加えられる列選択用信号と同じ
レベルの電圧がそのゲート電極に加えられ、上記第２Ｍ
ＯＳトランジスタは、上記メモリセルをなすＭＯＳトラ
ンジスタと同じサイズ、同じ導電型形式にされ且つ行選
択信号と同じレベルの電圧がそのゲートに加えられ、上
記第３ＭＯＳトランジスタと上記負荷インピーダンス用
ＭＯＳトランジスタとによりカレントミラー回路が構成
されてなる、 ことを特徴とする半導体メモリを構成したものである。
する列線に接続されそのゲートが対応する行線に接続さ
れ且つそのソースが基準電位点に接続された第１導電型
のＭＯＳトランジスタからなるメモリセル群と、上記各
列線に直列接続されて列選択信号に応答して指定の列線
を選択する列選択用ＭＯＳトランジスタ群と、上記各列
選択用ＭＯＳトランジスタを介して上記各メモリセルに
接続されるセンスアンプとを具備してなる半導体メモリ
において、 上記センスアンプは、そのエミッタが上記列選択用ＭＯ
Ｓトランジスタを介して上記各メモリセルに接続されそ
のベースが基準電位点に接続されそのコレクタが出力ノ
ードに接続されたセンス用バイポーラトランジスタと、
そのソースが電源端子に接続されそのドレインが上記セ
ンス用バイポーラトランジスタのコレクタに接続されそ
のゲートがゲートバイアス回路に接続された第２導電型
の負荷インピーダンス用ＭＯＳトランジスタとを有し、 上記ゲートバイアス回路は、そのベースが基準電位点に
接続されたゲートバイアス用バイポーラトランジスタ
と、上記ゲートバイアス用バイポーラトランジスタのエ
ミッタと基準電位点との間に互いに直列接続されて挿入
された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジ
スタと、上記ゲートバイアス用バイポーラトランジスタ
のコレクタと電源端子との間に挿入されてそのゲートが
上記負荷インピーダンス用ＭＯＳトランジスタのゲート
に接続されそのゲートとそのドレインが共通接続された
第２導電型の第３ＭＯＳトランジスタとを有し、上記第
１ＭＯＳトランジスタは、上記列選択用ＭＯＳトランジ
スタと同じサイズ、同じ導電形式にされ且つ上記列選択
用ＭＯＳトランジスタに加えられる列選択用信号と同じ
レベルの電圧がそのゲート電極に加えられ、上記第２Ｍ
ＯＳトランジスタは、上記メモリセルをなすＭＯＳトラ
ンジスタと同じサイズ、同じ導電型形式にされ且つ行選
択信号と同じレベルの電圧がそのゲートに加えられ、上
記第３ＭＯＳトランジスタと上記負荷インピーダンス用
ＭＯＳトランジスタとによりカレントミラー回路が構成
されてなる、 ことを特徴とする半導体メモリを構成したものである。
次に、本発明の一実施例を第１図により説明する。第１
図に本発明の一実施例の半導体メモリの回路構成を示
し、第２図は各部動作のタイムチヤートを示す。第１図
の実施例は、読出し専用メモリ（以下ＲＯＭと略称す
る）の例を示しており、１はメモリセルを構成するＭＯ
ＳトランジスタＭ０をマトリツクス状に並べ得るメモリ
マトリツクスでＷＬは行線、ＤＬij（ｉ＝１〜ｎ、ｊ＝
１〜ｍ）は列線を示す。２はＸデコーダ（メモリセル駆
動回路）、３は列線ＤＬijの寄生容量を充電するプリチ
ヤージ回路でＱ１はエミツタ（基準電極）がノード１３
にて列線Ｄijに、コレクタが第１の電源に接続した第１
のバイポーラトランジスタである。４はＹデコーダ、５
はＹセレクト回路（列選択回路）でＭij（ｉ＝１〜ｎ、
ｊ＝１〜ｍ）は同一ビツトに属する群の列線ＤＬ1j，Ｄ
Ｌ2j，……ＤＬnj（ｊ＝１〜ｍ）の各一を選択して各群
の共通ノード１２に接続するMOSトランジスタである。
６はセンス回路で、Ｑ２はエミツタ（基準電極）を上記
列線ＤＬijの各ビツト共通ノード１２に、コレクタを抵
抗Ｒ１に接続された第２のバイポーラトランジスタ、Ａ
１は第２のバイポーラトランジスタＱ２のコレクタ電圧
を所望の論理出力電圧に整形して変換するバツフアアン
プである。抵抗Ｒ１、バイポーラトランジスタＱ２、バ
ツフアアンプＡ１で上記列線Ｄijの共通ノード１２に現
れた電圧を増幅するセンスアンプ７１〜７ｎを構成す
る。８はプリチヤージ回路３の構成要素である第１のバ
イポーラトラジスタＱ１のベース（制御電極）にベース
電圧を与える列線電圧設定回路で、Ｒ２は抵抗、Ｄ１，
Ｄ２はダイオード、Ｍ１，Ｍ２はそれぞれＰチヤンネル
およびＮチヤンネルのＭＯＳトランジスタである。９は
センスアンプを構成する第２のバイポーラトラジスタＱ
２のベース（制御電極）電圧を与えるセンスアンプバイ
アス回路で、Ｒ３は抵抗、Ｄ３，Ｄ４はダイオード、Ｍ
３，Ｍ４はそれぞれＰチヤンネルおよびＮチヤンネルの
ＭＯＳトランジスタである。
図に本発明の一実施例の半導体メモリの回路構成を示
し、第２図は各部動作のタイムチヤートを示す。第１図
の実施例は、読出し専用メモリ（以下ＲＯＭと略称す
る）の例を示しており、１はメモリセルを構成するＭＯ
ＳトランジスタＭ０をマトリツクス状に並べ得るメモリ
マトリツクスでＷＬは行線、ＤＬij（ｉ＝１〜ｎ、ｊ＝
１〜ｍ）は列線を示す。２はＸデコーダ（メモリセル駆
動回路）、３は列線ＤＬijの寄生容量を充電するプリチ
ヤージ回路でＱ１はエミツタ（基準電極）がノード１３
にて列線Ｄijに、コレクタが第１の電源に接続した第１
のバイポーラトランジスタである。４はＹデコーダ、５
はＹセレクト回路（列選択回路）でＭij（ｉ＝１〜ｎ、
ｊ＝１〜ｍ）は同一ビツトに属する群の列線ＤＬ1j，Ｄ
Ｌ2j，……ＤＬnj（ｊ＝１〜ｍ）の各一を選択して各群
の共通ノード１２に接続するMOSトランジスタである。
６はセンス回路で、Ｑ２はエミツタ（基準電極）を上記
列線ＤＬijの各ビツト共通ノード１２に、コレクタを抵
抗Ｒ１に接続された第２のバイポーラトランジスタ、Ａ
１は第２のバイポーラトランジスタＱ２のコレクタ電圧
を所望の論理出力電圧に整形して変換するバツフアアン
プである。抵抗Ｒ１、バイポーラトランジスタＱ２、バ
ツフアアンプＡ１で上記列線Ｄijの共通ノード１２に現
れた電圧を増幅するセンスアンプ７１〜７ｎを構成す
る。８はプリチヤージ回路３の構成要素である第１のバ
イポーラトラジスタＱ１のベース（制御電極）にベース
電圧を与える列線電圧設定回路で、Ｒ２は抵抗、Ｄ１，
Ｄ２はダイオード、Ｍ１，Ｍ２はそれぞれＰチヤンネル
およびＮチヤンネルのＭＯＳトランジスタである。９は
センスアンプを構成する第２のバイポーラトラジスタＱ
２のベース（制御電極）電圧を与えるセンスアンプバイ
アス回路で、Ｒ３は抵抗、Ｄ３，Ｄ４はダイオード、Ｍ
３，Ｍ４はそれぞれＰチヤンネルおよびＮチヤンネルの
ＭＯＳトランジスタである。
以上の構成における動作を第２図に示すタイムチヤート
を用いて説明する。同図（ロ）はＹデコーダ４の出力信
号Ｙの波形で、Ｙセレクト回路５を構成するＭＯＳトラ
ンジスタＭij（ｉ＝１〜ｎ、ｊ＝１〜ｍ）のうちＭij0
（ｉ＝１〜ｎ）を駆動し、列線ＤＬijのうちＤＬ
ij0（ｉ＝１〜ｎ）をおのおの選択的にセンスアンプ７
ｉ（ｉ＝１〜ｎ）に接続する。
を用いて説明する。同図（ロ）はＹデコーダ４の出力信
号Ｙの波形で、Ｙセレクト回路５を構成するＭＯＳトラ
ンジスタＭij（ｉ＝１〜ｎ、ｊ＝１〜ｍ）のうちＭij0
（ｉ＝１〜ｎ）を駆動し、列線ＤＬijのうちＤＬ
ij0（ｉ＝１〜ｎ）をおのおの選択的にセンスアンプ７
ｉ（ｉ＝１〜ｎ）に接続する。
同図（ハ）は列線電圧設定回路８の制御信号Ｃ１の波形
を示し、プリチヤージ区間Ｉにおいてレベル“Ｌ”にな
る。この結果ＭＯＳトランジスタＭ１はオン、ＮＭＯＳ
トランジスタＭ２はオフし、プリチヤージ回路３のバイ
ポーラトランジスタＱ１のベースに、列線電圧設定回路
８の出力電圧Ｖbpが印加される。この時の出力電圧Ｖbp
はＰＭＯＳトランジスタＭ１のドレインがダイオードＤ
１，Ｄ２により第２の電源にクランプされているため、
Ｖbp＝２ＶＦ（但しＶＦはダイオードの順方向電圧）に
なる。ダイオードの順方向電圧ＶＦはバイポーラトラジ
スタのベース・エミツタ間電圧ＶBEに略等しい。従つて
列線電圧設定回路８の出力電圧Ｖbp＝２ＶＦ２ＶBEで
あり、列線のプリチヤージ電圧Ｖｐ（ノード１３の電
圧）は、ＶｐＶBEとなる。
を示し、プリチヤージ区間Ｉにおいてレベル“Ｌ”にな
る。この結果ＭＯＳトランジスタＭ１はオン、ＮＭＯＳ
トランジスタＭ２はオフし、プリチヤージ回路３のバイ
ポーラトランジスタＱ１のベースに、列線電圧設定回路
８の出力電圧Ｖbpが印加される。この時の出力電圧Ｖbp
はＰＭＯＳトランジスタＭ１のドレインがダイオードＤ
１，Ｄ２により第２の電源にクランプされているため、
Ｖbp＝２ＶＦ（但しＶＦはダイオードの順方向電圧）に
なる。ダイオードの順方向電圧ＶＦはバイポーラトラジ
スタのベース・エミツタ間電圧ＶBEに略等しい。従つて
列線電圧設定回路８の出力電圧Ｖbp＝２ＶＦ２ＶBEで
あり、列線のプリチヤージ電圧Ｖｐ（ノード１３の電
圧）は、ＶｐＶBEとなる。
第２図の（ホ）に列線電圧の波形を示す。上記した如く
列線の寄生容量はバイポーラトランジスタＱ１のエミツ
タ電流で充電されＶｐ＝ＶBEに設定される。区間IIはデ
イスチヤージ区間で制御信号Ｃ１は“Ｈ”レベルになり
列線電圧設定回路８のＰＭＯＳトランジスタＭ１はオフ
し、ＮＭＯＳトランジスタＭ２はオンする。この結果ダ
イオードＤ１がＮＭＯＳトランジスタＭ２で短絡され該
回路８の出力電圧Ｖbp＝ＶＦになり、プリチヤージ回路
３の第１のバイポーラトラジスタＱ１はカツトオフす
る。抵抗Ｒ２はＮＭＯＳトランジスタＭ２を介してダイ
オードＤ２にバイアス電流を供給し、デイスチヤージ区
間IIの間、列線電圧設定回路８の出力電圧ＶbpをＶbp＝
ＶＦにクランプする作用をなす。
列線の寄生容量はバイポーラトランジスタＱ１のエミツ
タ電流で充電されＶｐ＝ＶBEに設定される。区間IIはデ
イスチヤージ区間で制御信号Ｃ１は“Ｈ”レベルになり
列線電圧設定回路８のＰＭＯＳトランジスタＭ１はオフ
し、ＮＭＯＳトランジスタＭ２はオンする。この結果ダ
イオードＤ１がＮＭＯＳトランジスタＭ２で短絡され該
回路８の出力電圧Ｖbp＝ＶＦになり、プリチヤージ回路
３の第１のバイポーラトラジスタＱ１はカツトオフす
る。抵抗Ｒ２はＮＭＯＳトランジスタＭ２を介してダイ
オードＤ２にバイアス電流を供給し、デイスチヤージ区
間IIの間、列線電圧設定回路８の出力電圧ＶbpをＶbp＝
ＶＦにクランプする作用をなす。
一方、第２図の（ニ）に示すように、センスアンプバイ
アス回路９の制御信号Ｃ２はこの区間“Ｌ”レベルにな
る。本実施例においてはセンスアンプバイアス回路９は
上記した列線電圧設定回路８と同様の構成であるから、
該回路９の動作はプリチヤージ区間Ｉにおける列線電圧
設定回路８の動作と同様である。従つてセンスアンプバ
イアス回路９の出力電圧Ｖbaは、Ｖba＝２ＶＦ２ＶBE
にバイアスされ、センスアンプ７ｉ（ｉ＝１〜ｎ）の入
力端であるバイポーラトランジスタＱ２のエミツタ電圧
ＶｐはＶｐ＝ＶBEに設定される。
アス回路９の制御信号Ｃ２はこの区間“Ｌ”レベルにな
る。本実施例においてはセンスアンプバイアス回路９は
上記した列線電圧設定回路８と同様の構成であるから、
該回路９の動作はプリチヤージ区間Ｉにおける列線電圧
設定回路８の動作と同様である。従つてセンスアンプバ
イアス回路９の出力電圧Ｖbaは、Ｖba＝２ＶＦ２ＶBE
にバイアスされ、センスアンプ７ｉ（ｉ＝１〜ｎ）の入
力端であるバイポーラトランジスタＱ２のエミツタ電圧
ＶｐはＶｐ＝ＶBEに設定される。
かかる状態において行線ＷＬの１本に対し同図（イ）に
示すようなＸデコーダ２の出力信号Ｘが出力され、行線
ＷＬと列線ＤＬij0の交点にＭＯＳトランジスタＭ０が
あれば、ＭＯＳトランジスタＭ０を介して列線ＤＬij0
の寄生容量に蓄積されている電荷が放電され、列線の電
位ＶＤがさがる。プリチヤージ区間Ｉにおいて列線電圧
設定回路８により設定された列線ＤＬij0のプリチヤー
ジ電圧Ｖｐと、デイスチヤージ区間IIにおけるセンスア
ンプ入力電圧Ｖｐは略一致しているため、列線電圧ＶＤ
の低下は直ちにセンスアンプ入力電圧の変化となり、第
２図の（ヘ）に示す如く極めて小さい遅延時間でセンス
アンプの出力電圧が確定する。
示すようなＸデコーダ２の出力信号Ｘが出力され、行線
ＷＬと列線ＤＬij0の交点にＭＯＳトランジスタＭ０が
あれば、ＭＯＳトランジスタＭ０を介して列線ＤＬij0
の寄生容量に蓄積されている電荷が放電され、列線の電
位ＶＤがさがる。プリチヤージ区間Ｉにおいて列線電圧
設定回路８により設定された列線ＤＬij0のプリチヤー
ジ電圧Ｖｐと、デイスチヤージ区間IIにおけるセンスア
ンプ入力電圧Ｖｐは略一致しているため、列線電圧ＶＤ
の低下は直ちにセンスアンプ入力電圧の変化となり、第
２図の（ヘ）に示す如く極めて小さい遅延時間でセンス
アンプの出力電圧が確定する。
なお、第２図の（ニ）に示した破線はセンスアンプバイ
アス回路９の制御信号Ｃ２を“Ｌ”レベルに固定した状
態を示している。
アス回路９の制御信号Ｃ２を“Ｌ”レベルに固定した状
態を示している。
上記した如くプリチヤージ回路３の第１のバイポーラト
ラジスタＱ１のベース・エミツタ間電圧ＶBEと、センス
回路６の第２のバイポーラトラジスタＱ２のベース・エ
ミツタ間電圧ＶBEは等しいから、プリチヤージ区間Ｉに
おいて制御信号Ｃ２が“Ｌ”レベルであれば、センス回
路６の第２のバイポーラトラジスタＱ２のコレクタ電流
は、プリチヤージ回路３の第１のバイポーラトラジスタ
Ｑ１のコレクタ電流と等しくなる。通常この電流値は、
上記したメモリセルのＭＯＳトランジスタＭ０を通して
流れる読出し電流に比し著しく大きい。このため、セン
ス回路６の第２のバイポーラトラジスタＱ２は抵抗Ｒ１
による電圧降下のため飽和し、動作に支障を来す恐れが
ある。これを防止するためプリチヤージ期間Ｉにおい
て、制御信号Ｃ２を“Ｈ”レベルにし、センスアンプバ
イアス回路９の出力電圧ＶbaをＶba＜Ｖbpとすることに
より第２のバイポーラトラジスタＱ２をカツトオフして
いる。しかしながら、本実施例においては、プリチヤー
ジ回路３の第１のバイポーラトラジスタＱ１のエミツタ
が接続される列線ＤＬijと、センス回路６の第２のバイ
ポーラトラジスタＱ２のエミツタが接続される共通ノー
ド１２との間にＹセレクト回路５のＭＯＳトランジスタ
Ｍij（ｉ＝１〜ｎ，ｊ＝１〜ｍ）が接続されているの
で、センス回路６の第２のバイポーラトラジスタＱ２か
ら列線Ｄij0側に流れる電流を抑制することができる。
したがつて、ＭＯＳトランジスタＭijのチヤネルコンダ
クタンスと抵抗Ｒ２の抵抗値とを適当な値に設定するこ
とにより第２のバイポーラトラジスタＱ２の飽和は避け
られる。この場合には第２図の（ニ）に破線で示す如く
制御信号Ｃ２を“Ｌ”レベルに固定することができる。
この場合にはセンスアンプバイアス回路９のＭＯＳトラ
ンジスタＭ３，Ｍ４は制御ゲートの機能を持たないか
ら、抵抗Ｒ３の抵抗値を適当に選ぶことにより、ＭＯＳ
トランジスタＭ３，Ｍ４を省略することができる。
ラジスタＱ１のベース・エミツタ間電圧ＶBEと、センス
回路６の第２のバイポーラトラジスタＱ２のベース・エ
ミツタ間電圧ＶBEは等しいから、プリチヤージ区間Ｉに
おいて制御信号Ｃ２が“Ｌ”レベルであれば、センス回
路６の第２のバイポーラトラジスタＱ２のコレクタ電流
は、プリチヤージ回路３の第１のバイポーラトラジスタ
Ｑ１のコレクタ電流と等しくなる。通常この電流値は、
上記したメモリセルのＭＯＳトランジスタＭ０を通して
流れる読出し電流に比し著しく大きい。このため、セン
ス回路６の第２のバイポーラトラジスタＱ２は抵抗Ｒ１
による電圧降下のため飽和し、動作に支障を来す恐れが
ある。これを防止するためプリチヤージ期間Ｉにおい
て、制御信号Ｃ２を“Ｈ”レベルにし、センスアンプバ
イアス回路９の出力電圧ＶbaをＶba＜Ｖbpとすることに
より第２のバイポーラトラジスタＱ２をカツトオフして
いる。しかしながら、本実施例においては、プリチヤー
ジ回路３の第１のバイポーラトラジスタＱ１のエミツタ
が接続される列線ＤＬijと、センス回路６の第２のバイ
ポーラトラジスタＱ２のエミツタが接続される共通ノー
ド１２との間にＹセレクト回路５のＭＯＳトランジスタ
Ｍij（ｉ＝１〜ｎ，ｊ＝１〜ｍ）が接続されているの
で、センス回路６の第２のバイポーラトラジスタＱ２か
ら列線Ｄij0側に流れる電流を抑制することができる。
したがつて、ＭＯＳトランジスタＭijのチヤネルコンダ
クタンスと抵抗Ｒ２の抵抗値とを適当な値に設定するこ
とにより第２のバイポーラトラジスタＱ２の飽和は避け
られる。この場合には第２図の（ニ）に破線で示す如く
制御信号Ｃ２を“Ｌ”レベルに固定することができる。
この場合にはセンスアンプバイアス回路９のＭＯＳトラ
ンジスタＭ３，Ｍ４は制御ゲートの機能を持たないか
ら、抵抗Ｒ３の抵抗値を適当に選ぶことにより、ＭＯＳ
トランジスタＭ３，Ｍ４を省略することができる。
次に、第３図に本発明の第２の実施例を示す。
この半導体メモリは、第１図のメモリマトリツクス１お
よびＸデコーダ２を省略し、ｍ＝４の場合について示し
たものである。第３図において第１図と同一符号を付し
たものは第１図と同一構成要素を示す。
よびＸデコーダ２を省略し、ｍ＝４の場合について示し
たものである。第３図において第１図と同一符号を付し
たものは第１図と同一構成要素を示す。
第３図の実施例が第１図と異なるところは、列線電圧設
定回路８をＹデコーダ４の出力信号数に対応して本実施
例では４回路設け、列線電圧設定回路８の制御信号Ｃ11
〜Ｃ14をＹデコーダ４の出力信号により制御し、列線電
圧設定回路８の出力信号によりＹデコーダ４によつて選
択されたデータ線ＤＬij0をプリチヤージする第１のバ
イポーラトラジスタＱ１のベースにバイアス電圧を印加
するのが如く構成したことである。
定回路８をＹデコーダ４の出力信号数に対応して本実施
例では４回路設け、列線電圧設定回路８の制御信号Ｃ11
〜Ｃ14をＹデコーダ４の出力信号により制御し、列線電
圧設定回路８の出力信号によりＹデコーダ４によつて選
択されたデータ線ＤＬij0をプリチヤージする第１のバ
イポーラトラジスタＱ１のベースにバイアス電圧を印加
するのが如く構成したことである。
本実施例によれば、１ビツトに属するｍ本（第３図では
ｍ＝４）の列線のうち１本のみを選択的にプリチヤージ
するから、メモリマトリツクス中の寄生容量を充放電す
るために生ずる電力消費を１／ｍに削減することができ
る。また大容量メモリの場合、列線電圧設定回路８の出
力電流を１／ｍに削減できることは、１回路当りのメモ
リマトリツクスへの充電々荷を１／ｍに減じることであ
り、プリチヤージに要する時間を短縮することができる
とともに、プリチヤージ回路３の第１のバイポーラトラ
ジスタＱ１の最大エミツタ電流を実用上無理のない大き
さに抑制することができ、信頼度を高めることができ
る。
ｍ＝４）の列線のうち１本のみを選択的にプリチヤージ
するから、メモリマトリツクス中の寄生容量を充放電す
るために生ずる電力消費を１／ｍに削減することができ
る。また大容量メモリの場合、列線電圧設定回路８の出
力電流を１／ｍに削減できることは、１回路当りのメモ
リマトリツクスへの充電々荷を１／ｍに減じることであ
り、プリチヤージに要する時間を短縮することができる
とともに、プリチヤージ回路３の第１のバイポーラトラ
ジスタＱ１の最大エミツタ電流を実用上無理のない大き
さに抑制することができ、信頼度を高めることができ
る。
次に、第４図に第１図および第３図の列線電圧設定回路
８およびセンスアンプバイアス回路９についての他の実
施例を示す。第１図および第３図と同一符号を付したも
のは同一構成要素である。
８およびセンスアンプバイアス回路９についての他の実
施例を示す。第１図および第３図と同一符号を付したも
のは同一構成要素である。
第４図において、１０は列線電圧設定回路８およびセン
スアンプバイアス回路９に共通の基準電圧ＶＲを供給す
る基準電圧回路で、Ｒ10は抵抗、Ｄ10〜Ｄ13はダイオー
ドである。列線電圧設定回路８およびセンスアンプバイ
アス回路９においてＲ11〜Ｒ14は抵抗、Ｍ10はＰＭＯＳ
トランジスタ、Ｍ11〜Ｍ14はＮＭＯＳトランジスタ、Ｑ
10〜Ｑ13はバイポーラトランジスタ、Ｇ10はインバータ
である。
スアンプバイアス回路９に共通の基準電圧ＶＲを供給す
る基準電圧回路で、Ｒ10は抵抗、Ｄ10〜Ｄ13はダイオー
ドである。列線電圧設定回路８およびセンスアンプバイ
アス回路９においてＲ11〜Ｒ14は抵抗、Ｍ10はＰＭＯＳ
トランジスタ、Ｍ11〜Ｍ14はＮＭＯＳトランジスタ、Ｑ
10〜Ｑ13はバイポーラトランジスタ、Ｇ10はインバータ
である。
以上の構成における動作を次に説明する。直列接続され
たダイオードＤ10〜Ｄ13は、第１の電源Ｖccに接続され
バイアス回路を構成する抵抗Ｒ10を介してバイアス電流
が供給される。この時発生する順方向電圧降下４ＶＦ＝
ＶＲを列線電圧設定回路８およびセンスアンプバイアス
回路９の共通基準電圧として用いる。センスアンプバイ
アス回路９は、バイポーラトランジスタＱ12のベースを
基準電圧回路１０の出力に、エミツタをバイポーラトラ
ンジスタＱ13のエミツタをセンスアンプバイアス回路９
の出力端子とする。抵抗Ｒ13，Ｒ14はバイポーラトラン
ジスタＱ12，Ｑ13の軽負荷時または無負荷時において、
各々のトランジスタのベース・エミツタ間電圧ＶBEをあ
る一定値以上に確保するためのバイアス抵抗である。
たダイオードＤ10〜Ｄ13は、第１の電源Ｖccに接続され
バイアス回路を構成する抵抗Ｒ10を介してバイアス電流
が供給される。この時発生する順方向電圧降下４ＶＦ＝
ＶＲを列線電圧設定回路８およびセンスアンプバイアス
回路９の共通基準電圧として用いる。センスアンプバイ
アス回路９は、バイポーラトランジスタＱ12のベースを
基準電圧回路１０の出力に、エミツタをバイポーラトラ
ンジスタＱ13のエミツタをセンスアンプバイアス回路９
の出力端子とする。抵抗Ｒ13，Ｒ14はバイポーラトラン
ジスタＱ12，Ｑ13の軽負荷時または無負荷時において、
各々のトランジスタのベース・エミツタ間電圧ＶBEをあ
る一定値以上に確保するためのバイアス抵抗である。
上記の如くバイポーラトランジスタＱ12，Ｑ13を縦続接
続することにより、十分大きい電流増幅率を得ることが
でき、負荷変動（バイポーラトランジスタＱ13のエミツ
タ電流の変動）に対し出力電圧Ｖbaの変化を十分小さく
抑えることができる。以上の構成による出力電圧Ｖ
baは、ダイオードＤ10〜Ｄ13の順方向電圧降下ＶＦを第
１図の場合と同様ＶＦＶBEとすればＶba＝４ＶBE−２
ＶBE＝２ＶBEとなり第１図の場合に等しくなる。
続することにより、十分大きい電流増幅率を得ることが
でき、負荷変動（バイポーラトランジスタＱ13のエミツ
タ電流の変動）に対し出力電圧Ｖbaの変化を十分小さく
抑えることができる。以上の構成による出力電圧Ｖ
baは、ダイオードＤ10〜Ｄ13の順方向電圧降下ＶＦを第
１図の場合と同様ＶＦＶBEとすればＶba＝４ＶBE−２
ＶBE＝２ＶBEとなり第１図の場合に等しくなる。
列線電圧設定回路８は上記したセンスアンプバイアス回
路９に出力遮断のためのスイツチング回路を付加したも
のである。すなわち、ＰＭＯＳトランジスタＭ10とＮＭ
ＯＳトランジスタＭ11を並列接続し、バイポーラトラン
ジスタＱ10のベース回路に挿入し、バイポーラトランジ
スタＱ10のベース電流をスイツチングする。ＮＭＯＳト
ランジスタＭ12，Ｍ13は上記ベース電流遮断時にバイポ
ーラトランジスタＱ10，Ｑ11のベース蓄積電荷を高速に
引抜くためのもので、列線電圧設定回路８の出力電流で
あるバイポーラトランジスタＱ11のエミツタ電流を高速
に遮断する。
路９に出力遮断のためのスイツチング回路を付加したも
のである。すなわち、ＰＭＯＳトランジスタＭ10とＮＭ
ＯＳトランジスタＭ11を並列接続し、バイポーラトラン
ジスタＱ10のベース回路に挿入し、バイポーラトランジ
スタＱ10のベース電流をスイツチングする。ＮＭＯＳト
ランジスタＭ12，Ｍ13は上記ベース電流遮断時にバイポ
ーラトランジスタＱ10，Ｑ11のベース蓄積電荷を高速に
引抜くためのもので、列線電圧設定回路８の出力電流で
あるバイポーラトランジスタＱ11のエミツタ電流を高速
に遮断する。
その他の基本的な構成はセンスアンプバイアス回路９と
同様であるが、列線電圧設定回路８においては、バイポ
ーラトランジスタＱ10のベースと基準電圧回路１０との
間にスイツチング用のMOSトランジスタＭ10，Ｍ11が直
列に挿入されているため、上記した如く高い電流増幅率
は該ＭＯＳトランジスタＭ10，Ｍ11内の電圧降下を小さ
くし、出力電圧を安定化する上で特に有効である。
同様であるが、列線電圧設定回路８においては、バイポ
ーラトランジスタＱ10のベースと基準電圧回路１０との
間にスイツチング用のMOSトランジスタＭ10，Ｍ11が直
列に挿入されているため、上記した如く高い電流増幅率
は該ＭＯＳトランジスタＭ10，Ｍ11内の電圧降下を小さ
くし、出力電圧を安定化する上で特に有効である。
以上説明した如く本実施例によれば、列線電圧設定回路
８とセンスアンプバイアス回路９の出力電圧を決定する
基準電圧回路１０を上記両回路で共通化しているため、
両回路の出力電圧ＶbpおよびＶbaの間の協調を極めて良
好にとることができる。また両回路共十分大きい電流増
幅率を確保しているため、第３図の実施例の如く複数の
列線電圧設定回路を設ける場合においても、共通の基準
電圧を使つて安定した、かつよく整合した出力電圧を得
ることができる。当然のことながら、必要とすれば複数
のセンスアンプバイアス回路９を１つの基準電圧回路１
０に接続することもできる。
８とセンスアンプバイアス回路９の出力電圧を決定する
基準電圧回路１０を上記両回路で共通化しているため、
両回路の出力電圧ＶbpおよびＶbaの間の協調を極めて良
好にとることができる。また両回路共十分大きい電流増
幅率を確保しているため、第３図の実施例の如く複数の
列線電圧設定回路を設ける場合においても、共通の基準
電圧を使つて安定した、かつよく整合した出力電圧を得
ることができる。当然のことながら、必要とすれば複数
のセンスアンプバイアス回路９を１つの基準電圧回路１
０に接続することもできる。
以上説明した如く本発明の各実施例によれば、列線にエ
ミツタを接続された第１のバイポーラトラジスタを介し
て列線の寄生容量をプリチヤージする構成であり、ＭＯ
Ｓトランジスタに比し約１０倍駆動能力が高い（オン抵
抗が小さい）バイポーラトランジスタを用いて充電する
ため、プリチヤージに要する時間を極めて小さくするこ
とができる。
ミツタを接続された第１のバイポーラトラジスタを介し
て列線の寄生容量をプリチヤージする構成であり、ＭＯ
Ｓトランジスタに比し約１０倍駆動能力が高い（オン抵
抗が小さい）バイポーラトランジスタを用いて充電する
ため、プリチヤージに要する時間を極めて小さくするこ
とができる。
またメモリを読出すためのセンス回路は、エミツタを直
接または間接に上記列線に接続し、ベースをセンスアン
プバイアス回路に接続した構成であり列線電圧を検出す
るためにバイポーラトランジスタの大きいｇｍを有効に
活用することができる上、上記列線電圧設定回路をセン
スアンプバイアス回路の出力電圧をほぼ等しく設定する
構成であるから、プリチヤージ電圧とセンスアンプの検
出電圧（しきい電圧）が略等しく、読出し時に列線電圧
の微小な変化を検出することが可能で、このため極めて
高速に読出すことが可能である。
接または間接に上記列線に接続し、ベースをセンスアン
プバイアス回路に接続した構成であり列線電圧を検出す
るためにバイポーラトランジスタの大きいｇｍを有効に
活用することができる上、上記列線電圧設定回路をセン
スアンプバイアス回路の出力電圧をほぼ等しく設定する
構成であるから、プリチヤージ電圧とセンスアンプの検
出電圧（しきい電圧）が略等しく、読出し時に列線電圧
の微小な変化を検出することが可能で、このため極めて
高速に読出すことが可能である。
なお、以上の説明では、第１，第２のトラジスタとして
バイポーラトランジスタを用いる例について述べたが、
多少の性能は落ちるがＦＥＴを使用することも可能であ
る。
バイポーラトランジスタを用いる例について述べたが、
多少の性能は落ちるがＦＥＴを使用することも可能であ
る。
この場合、制御電極であるゲートをＦＥＴのゲートに、
基準電極であるエミツタをＦＥＴのソースとし、コレツ
タをＦＥＴのドレインとして用いればよい。
基準電極であるエミツタをＦＥＴのソースとし、コレツ
タをＦＥＴのドレインとして用いればよい。
次に、第５図に本発明の第４の実施例を示す。第５図に
おいて第１図，第２図，第３図および第４図と同一符号
を付したものは、同一構成要素を示す。
おいて第１図，第２図，第３図および第４図と同一符号
を付したものは、同一構成要素を示す。
第５図においてセンス回路６のベース接地された第２の
バイポーラトランジスタＱ２のエミツタには、列線選択
用のＭＯＳトランジスタＭijと、メモリセルを構成する
ＭＯＳトランジスタＭ０の直列回路とバイアス用ＭＯＳ
トランジスタＭ204が接続される。また、第２のバイポ
ーラトラジスタＱ２のコレクタには負荷インピーダンス
を構成するＭＯＳトランジスタＭ200が接続される。６
Ｄは該負荷ＭＯＳトランジスタＭ200のゲート電圧Ｖbg
を発生するゲートバイアス回路であり、Ｑ20はセンス回
路６の第２のバイポーラトラジスタＱ２とベースを共通
に接続されたバイポーラトランジスタ、Ｍ202はＹセレ
クト回路５のMOSトランジスタＭijと同一サイズ、同一
導電形のＭＯＳトランジスタ、Ｍ203はメモリマトリツ
クスのＭＯＳトランジスタＭ０と同一サイズ、同一導電
形のＭＯＳトランジスタ、Ｍ201はセンス回路６の負荷
ＭＯＳトランジスタＭ200とゲートを共通に接続された
同一導電形のＭＯＳトランジスタである。
バイポーラトランジスタＱ２のエミツタには、列線選択
用のＭＯＳトランジスタＭijと、メモリセルを構成する
ＭＯＳトランジスタＭ０の直列回路とバイアス用ＭＯＳ
トランジスタＭ204が接続される。また、第２のバイポ
ーラトラジスタＱ２のコレクタには負荷インピーダンス
を構成するＭＯＳトランジスタＭ200が接続される。６
Ｄは該負荷ＭＯＳトランジスタＭ200のゲート電圧Ｖbg
を発生するゲートバイアス回路であり、Ｑ20はセンス回
路６の第２のバイポーラトラジスタＱ２とベースを共通
に接続されたバイポーラトランジスタ、Ｍ202はＹセレ
クト回路５のMOSトランジスタＭijと同一サイズ、同一
導電形のＭＯＳトランジスタ、Ｍ203はメモリマトリツ
クスのＭＯＳトランジスタＭ０と同一サイズ、同一導電
形のＭＯＳトランジスタ、Ｍ201はセンス回路６の負荷
ＭＯＳトランジスタＭ200とゲートを共通に接続された
同一導電形のＭＯＳトランジスタである。
上記構成においてＭＯＳトランジスタＭ203のゲートに
は、メモリマトリツクス１のＭＯＳトランジスタＭ０の
オン時のゲート電圧ＶＸと同一電圧ＶＸ′が印加されて
おり、またＭＯＳトランジスタＭ202のゲートには、Ｙ
セレクト回路５のＭＯＳトランジスタＭijのオン時のゲ
ート電圧ＶＹと同一電圧ＶＹ′が印加されている。従つ
て、ＭＯＳトランジスタＭ204がオフしている時、バイ
ポーラトランジスタＱ２とＱ20は、ベース電圧、エミツ
タ回路インピーダンス共に等しいから、両バイポーラト
ランジスタＱ２，Ｑ20には等しいコレクタ電流が流れ
る。バイポーラトランジスタＱ20のコレクタ回路に挿入
されたＭＯＳトランジスタＭ201は、ゲートとドレイン
を共通接続されており、かつＭＯＳトランジスタＭ200
とカレントミラー回路を構成している。
は、メモリマトリツクス１のＭＯＳトランジスタＭ０の
オン時のゲート電圧ＶＸと同一電圧ＶＸ′が印加されて
おり、またＭＯＳトランジスタＭ202のゲートには、Ｙ
セレクト回路５のＭＯＳトランジスタＭijのオン時のゲ
ート電圧ＶＹと同一電圧ＶＹ′が印加されている。従つ
て、ＭＯＳトランジスタＭ204がオフしている時、バイ
ポーラトランジスタＱ２とＱ20は、ベース電圧、エミツ
タ回路インピーダンス共に等しいから、両バイポーラト
ランジスタＱ２，Ｑ20には等しいコレクタ電流が流れ
る。バイポーラトランジスタＱ20のコレクタ回路に挿入
されたＭＯＳトランジスタＭ201は、ゲートとドレイン
を共通接続されており、かつＭＯＳトランジスタＭ200
とカレントミラー回路を構成している。
以上の如き構成であるから、第２のバイポーラトラジス
タＱ２の負荷インピーダンスは、該トランジスタのエミ
ツタ回路のインピーダンスと常に整合がとれており、プ
ロセス条件の変動等によりメモリマトリツクス１のＭＯ
ＳトランジスタＭ０、Ｙセレクト回路５のＭＯＳトラン
ジスタＭijのしきい電圧、移動度等に変動がある場合、
あるいは電源電圧等に変動がある場合においても、常に
最適な負荷インピーダンスに保つことができる。
タＱ２の負荷インピーダンスは、該トランジスタのエミ
ツタ回路のインピーダンスと常に整合がとれており、プ
ロセス条件の変動等によりメモリマトリツクス１のＭＯ
ＳトランジスタＭ０、Ｙセレクト回路５のＭＯＳトラン
ジスタＭijのしきい電圧、移動度等に変動がある場合、
あるいは電源電圧等に変動がある場合においても、常に
最適な負荷インピーダンスに保つことができる。
以上述べた如く、本発明によれば、高速に動作し、か
つ、低消費電力の半導体メモリを提供することができ
る。
つ、低消費電力の半導体メモリを提供することができ
る。
第１図は本発明に係る第１の実施例を示す回路図、第２
図はその各部動作を示す波形図、第３図は第２の実施例
を示す回路図、第４図は第３の実施例を示す回路図、第
５図は第４の実施例を示す回路図である。 １…メモリマトリクス、２…Ｘデコーダ、３…プリチヤ
ージ回路、４…Ｙデコーダ、５…Ｙセレクト回路、６…
センス回路、７…センスアンプ、８…列線電圧設定回
路、ＷＬ…行線、ＤＬij…列線、Ｑ１…第１のトランジ
スタ、Ｑ２…第２のトランジスタ。
図はその各部動作を示す波形図、第３図は第２の実施例
を示す回路図、第４図は第３の実施例を示す回路図、第
５図は第４の実施例を示す回路図である。 １…メモリマトリクス、２…Ｘデコーダ、３…プリチヤ
ージ回路、４…Ｙデコーダ、５…Ｙセレクト回路、６…
センス回路、７…センスアンプ、８…列線電圧設定回
路、ＷＬ…行線、ＤＬij…列線、Ｑ１…第１のトランジ
スタ、Ｑ２…第２のトランジスタ。
Claims (3)
- 【請求項１】複数の行線と、複数の列線と、ドレインが
対応する列線に接続され且つゲートが対応する行線に接
続され更にソースが基準電位点に接続されたＭＯＳトラ
ンジスタによるメモリセルが複数個配列されたメモリア
レイと、上記メモリアレイの行線群の中の指定の行線に
メモリセル駆動信号を出力するメモリセル駆動回路と、
上記メモリアレイの列線群の中の指定の列線を選択する
列選択回路と、上記列選択回路により選択された列線に
接続されるセンスアンプと、上記列線の寄生容量を所定
の電圧に充電するプリチャージ回路とを具備してなる半
導体メモリにおいて、 上記プリチャージ回路は、エミッタが各列線に接続さ
れ、ベースが列線電圧設定回路に接続され、コレクタが
電源端子に接続された第１のバイポーラトランジスタ群
を有し、 上記センスアンプは、エミッタが上記列選択回路を介し
て指定の列線に接続され、ベースがセンスアンプバイア
ス回路に接続された第２のバイポーラトランジスタと、
第２のバイポーラトランジスタのコレクタと電源端子と
の間に設けられた負荷素子とを有し、 上記列線電圧設定回路は、プリチャージ期間において上
記第１のバイポーラトランジスタ群をオン状態とする高
電圧を出力し、ディスチャージ期間において上記第１の
バイポーラトランジスタ群をオフ状態とする低電圧を出
力するように構成されてなり、 上記センスアンプバイアス回路は、少なくともディスチ
ャージ期間において上記列線電圧設定回路の出力電圧の
うち高電圧と実質的に等しい電圧を出力するように構成
されてなる、 ことを特徴とする半導体メモリ。 - 【請求項２】上記列線電圧設定回路およびセンスアンプ
バイアス回路は、それぞれ直列接続され且つ順方向バイ
アスされた複数のダイオードを含み、直列接続された複
数のダイオードによって上記高電圧を発生するように構
成されてなることを特徴とする特許請求の範囲第１項記
載の半導体メモリ。 - 【請求項３】そのドレインが対応する列線に接続されそ
のゲートが対応する行線に接続され且つそのソースが基
準電位点に接続された第１導電型のＭＯＳトランジスタ
からなるメモリセル群と、上記各列線に直列接続されて
列選択信号に応答して指定の列線を選択する列選択用Ｍ
ＯＳトランジスタ群と、上記各列選択用ＭＯＳトランジ
スタを介して上記各メモリセルに接続されるセンスアン
プとを具備してなる半導体メモリにおいて、 上記センスアンプは、そのエミッタが上記列選択用ＭＯ
Ｓトランジスタを介して上記各メモリセルに接続されそ
のベースが基準電位点に接続されそのコレクタが出力ノ
ードに接続されたセンス用バイポーラトランジスタと、
そのソースが電源端子に接続されそのドレインが上記セ
ンス用バイポーラトランジスタのコレクタに接続されそ
のゲートがゲートバイアス回路に接続された第２導電型
の負荷インピーダンス用ＭＯＳトランジスタとを有し、 上記ゲートバイアス回路は、そのベースが基準電位点に
接続されたゲートバイアス用バイポーラトランジスタ
と、上記ゲートバイアス用バイポーラトランジスタのエ
ミッタと基準電位点との間に互いに直列接続されて挿入
された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジ
スタと、上記ゲートバイアス用バイポーラトランジスタ
のコレクタと電源端子との間に挿入されてそのゲートが
上記負荷インピーダンス用ＭＯＳトランジスタのゲート
に接続されそのゲートとそのドレインが共通接続された
第２導電型の第３ＭＯＳトランジスタとを有し、上記第
１ＭＯＳトランジスタは、上記列選択用ＭＯＳトランジ
スタと同じサイズ、同じ導電形式にされ且つ上記列選択
用ＭＯＳトランジスタに加えられる列選択用信号と同じ
レベルの電圧がそのゲート電極に加えられ、上記第２Ｍ
ＯＳトランジスタは、上記メモリセルをなすＭＯＳトラ
ンジスタと同じサイズ、同じ導電型形式にされ且つ行選
択信号と同じレベルの電圧がそのゲートに加えられ、上
記第３ＭＯＳトランジスタと上記負荷インピーダンス用
ＭＯＳトランジスタとによりカレントミラー回路が構成
されてなる、 ことを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6275585A JPH0654598B2 (ja) | 1985-03-27 | 1985-03-27 | 半導体メモリ |
| DE8585112754T DE3586736T2 (de) | 1984-10-11 | 1985-10-08 | Halbleiterspeicher. |
| EP85112754A EP0179351B1 (en) | 1984-10-11 | 1985-10-08 | Semiconductor memory |
| US06/785,654 US4727517A (en) | 1984-10-11 | 1985-10-09 | Semiconductor memory with column line voltage sitting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6275585A JPH0654598B2 (ja) | 1985-03-27 | 1985-03-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222095A JPS61222095A (ja) | 1986-10-02 |
| JPH0654598B2 true JPH0654598B2 (ja) | 1994-07-20 |
Family
ID=13209534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6275585A Expired - Lifetime JPH0654598B2 (ja) | 1984-10-11 | 1985-03-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654598B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601903B2 (ja) * | 1989-04-25 | 1997-04-23 | 株式会社東芝 | 半導体記憶装置 |
-
1985
- 1985-03-27 JP JP6275585A patent/JPH0654598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61222095A (ja) | 1986-10-02 |
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