JPS5982686A - セグメント連結方式 - Google Patents
セグメント連結方式Info
- Publication number
- JPS5982686A JPS5982686A JP57192045A JP19204582A JPS5982686A JP S5982686 A JPS5982686 A JP S5982686A JP 57192045 A JP57192045 A JP 57192045A JP 19204582 A JP19204582 A JP 19204582A JP S5982686 A JPS5982686 A JP S5982686A
- Authority
- JP
- Japan
- Prior art keywords
- segment
- bits
- concatenation
- bit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は仮想アドレス方式をとる情報処理装置における
連結セグメント方式に関する。
連結セグメント方式に関する。
情報処理ｉｔの仮想゛アドレス空間は複数のセグメント
から成り、さらにセグメントは複数のページから成るよ
うに構成される。そして、実効アドレスと呼ばれる命令
語が指定する仮想アドレスは、命令語のベースフィール
ドで指定されるレジスタに保持されたベースアドレス（
以下ＢＳと称す）と、命令のインデクスフイールドで指
定されるレジスタに保持されたイ／デクス（以下ＩＸと
称す）と、命令語内のディスプレイスメント（以下ＤＰ
と称す）との和で求められるのが一般的である。
から成り、さらにセグメントは複数のページから成るよ
うに構成される。そして、実効アドレスと呼ばれる命令
語が指定する仮想アドレスは、命令語のベースフィール
ドで指定されるレジスタに保持されたベースアドレス（
以下ＢＳと称す）と、命令のインデクスフイールドで指
定されるレジスタに保持されたイ／デクス（以下ＩＸと
称す）と、命令語内のディスプレイスメント（以下ＤＰ
と称す）との和で求められるのが一般的である。
いま仮想アドレスがバイト毎に付与されており、仮想ア
ドレス空間が２２８バイトであり、セグメントの大きさ
が２２０バイトとした場合、実効アドレス（以下ＥＡと
称す）を求める方式には以下の方式がある。
ドレス空間が２２８バイトであり、セグメントの大きさ
が２２０バイトとした場合、実効アドレス（以下ＥＡと
称す）を求める方式には以下の方式がある。
ｉｌ） １３８．ＩＸともに四ビットであり、１）Ｐ
（：ｊ、以下１２ビツトとする）を加算してＥＡを求め
る方式（第１図（ａ））。
（：ｊ、以下１２ビツトとする）を加算してＥＡを求め
る方式（第１図（ａ））。
（２）ＢＳは四ビット、ＩＸは加ビットであり、Ｅへの
下位置ビットはＢＳの下位置ビットとＩＸ、ｌ）Ｐとを
加算して求め、ＭＡの上位８ビツトはＢＳの上位８ビツ
トを用いる方式（％式％（）） ＋３） ・ＢＳ、ＩＸともにおビットであり、ｌＸと
ＩＪＰの相ＳＤが別に指定された上限値（Ｊ’Ｌ以下の
場合に限って、この値をＢＳに加算してＨＡを得る方式
（８ｇ１図（Ｃ））。
下位置ビットはＢＳの下位置ビットとＩＸ、ｌ）Ｐとを
加算して求め、ＭＡの上位８ビツトはＢＳの上位８ビツ
トを用いる方式（％式％（）） ＋３） ・ＢＳ、ＩＸともにおビットであり、ｌＸと
ＩＪＰの相ＳＤが別に指定された上限値（Ｊ’Ｌ以下の
場合に限って、この値をＢＳに加算してＨＡを得る方式
（８ｇ１図（Ｃ））。
しかし、（１）の方式は、プログラムが誤ったＩＸやＤ
Ｐを指定すると、許可されていないＥＡを生成する可能
性があるとい５欠点がある。この点（２）の方式はＩＸ
がセグメントサイズ（２′９バイト）内のアドレスを指
定するのでセグメントサイズを越えるＥＡの生成を防止
でき、さらに（３）の方式は上限値と比較するのでこの
上限値を越えるＥＡの生成を防止できる。しかし、（２
）の方式ではセグメントサイズより大きい配列データな
どの参照がＩＸやＤＰを変更するだけでは行なえない欠
点があり、また（３）の方式ではＢＳより小さいＥＡの
生成が全面的にできないか、あるいは検出できない欠点
がある。
Ｐを指定すると、許可されていないＥＡを生成する可能
性があるとい５欠点がある。この点（２）の方式はＩＸ
がセグメントサイズ（２′９バイト）内のアドレスを指
定するのでセグメントサイズを越えるＥＡの生成を防止
でき、さらに（３）の方式は上限値と比較するのでこの
上限値を越えるＥＡの生成を防止できる。しかし、（２
）の方式ではセグメントサイズより大きい配列データな
どの参照がＩＸやＤＰを変更するだけでは行なえない欠
点があり、また（３）の方式ではＢＳより小さいＥＡの
生成が全面的にできないか、あるいは検出できない欠点
がある。
本発明の目的はＥＡの生成をプログラムで指定したセグ
メントあるいはセグメント群内に限定するセグメント連
結方式を提供することにある。
メントあるいはセグメント群内に限定するセグメント連
結方式を提供することにある。
本発明は、各セグメント毎に指定されたこのセグメント
が隣接セグメントと連結されているか否かを指定する連
結ビット、およびこのセグメントおよびこのセグメント
と連結されているセグメンとの数を２を底とする対数で
指定する連結範囲情報とを保持する複数の連結指定レジ
スタを設け、実効アドレスを求める際にベースアドレス
の属するセグメントに対して指定された連結ビットおよ
び連結範囲ｉｆｆ報を得、得られた連結ビットが”０”
の場合には同時に得た連結範囲情報の内容に拘らず桁指
定値を零とし、また連結ビットが９１′′の場合には同
時に得られた連結範囲情報の値を桁指定値として、セグ
メントサイズが２′バイトであれば、実効アドレスの下
位（を子桁指定値）ビットを除く上位ビットはベースア
ドレスの下位（ｔ＋桁指定値）ビットを除く上位ビット
によって得、実アト・レスのノ下位（を子桁指定値）ビ
ットはペースアトレースおよびインデクスおよびディス
プレイスメントとの和の下位（を子桁指定値）ビットに
よって得ることを特徴とする。
が隣接セグメントと連結されているか否かを指定する連
結ビット、およびこのセグメントおよびこのセグメント
と連結されているセグメンとの数を２を底とする対数で
指定する連結範囲情報とを保持する複数の連結指定レジ
スタを設け、実効アドレスを求める際にベースアドレス
の属するセグメントに対して指定された連結ビットおよ
び連結範囲ｉｆｆ報を得、得られた連結ビットが”０”
の場合には同時に得た連結範囲情報の内容に拘らず桁指
定値を零とし、また連結ビットが９１′′の場合には同
時に得られた連結範囲情報の値を桁指定値として、セグ
メントサイズが２′バイトであれば、実効アドレスの下
位（を子桁指定値）ビットを除く上位ビットはベースア
ドレスの下位（ｔ＋桁指定値）ビットを除く上位ビット
によって得、実アト・レスのノ下位（を子桁指定値）ビ
ットはペースアトレースおよびインデクスおよびディス
プレイスメントとの和の下位（を子桁指定値）ビットに
よって得ることを特徴とする。
第２図は連結指定レジスタの構成と、ベースアドレスの
属するセグメントに対して指定された連結ビット（以下
Ｅビットと称する）と連結範囲情報（以下りと称する）
とを連結指定レジスタのうちの１つから得る例であり、
第１図の例と同様に仮想アドレス空間は２町（イト、セ
グメントサイズは２２０バイトとし、セグメントは仮想
アドレス空間内に２５６個存在する。仮想アドレス部ビ
ットのうち上位８ビツトはセグメント番号を示す。１は
命令語であり、２は３２ビツトのデータを保持するレジ
スタ（以下ＢＲと称す）群であり、ＢＳをその下位路ビ
ットに保持できる。ＢＲはＯ〜１５０番号を与えられた
１６個が存在する。命令語１は、その一部であるベース
フィールド３（本例では４ビツトで０〜工５を指定する
）で指定される番号のＢＲがＢ Ｒ群２から１択され、
その内容であるＢＳをレジスタ４に読み出す。５は連結
指定レジスタ（以下Ｌ ＩＬと称す）ｌＵｌ”であり、
第２図＜ａ）はセグメント数と同じ２５６個のＬＲを持
つ例、第２図（ｂ）はＢＲ数と同じ１６個のＬＲを持つ
例であり、それぞれ０〜２５５．０〜１５の番号を持つ
。各Ｌ ｉｔはプログツムによって内容の設定が可能で
ある。内容の設定方法は・、：、Ｂ ＩＬ群２が一般に
ロード命令と呼ばれる命令ｌＥとで内容設定が可能であ
るのと同様に公知の技術によって可能である。
属するセグメントに対して指定された連結ビット（以下
Ｅビットと称する）と連結範囲情報（以下りと称する）
とを連結指定レジスタのうちの１つから得る例であり、
第１図の例と同様に仮想アドレス空間は２町（イト、セ
グメントサイズは２２０バイトとし、セグメントは仮想
アドレス空間内に２５６個存在する。仮想アドレス部ビ
ットのうち上位８ビツトはセグメント番号を示す。１は
命令語であり、２は３２ビツトのデータを保持するレジ
スタ（以下ＢＲと称す）群であり、ＢＳをその下位路ビ
ットに保持できる。ＢＲはＯ〜１５０番号を与えられた
１６個が存在する。命令語１は、その一部であるベース
フィールド３（本例では４ビツトで０〜工５を指定する
）で指定される番号のＢＲがＢ Ｒ群２から１択され、
その内容であるＢＳをレジスタ４に読み出す。５は連結
指定レジスタ（以下Ｌ ＩＬと称す）ｌＵｌ”であり、
第２図＜ａ）はセグメント数と同じ２５６個のＬＲを持
つ例、第２図（ｂ）はＢＲ数と同じ１６個のＬＲを持つ
例であり、それぞれ０〜２５５．０〜１５の番号を持つ
。各Ｌ ｉｔはプログツムによって内容の設定が可能で
ある。内容の設定方法は・、：、Ｂ ＩＬ群２が一般に
ロード命令と呼ばれる命令ｌＥとで内容設定が可能であ
るのと同様に公知の技術によって可能である。
第２図（ａ）の例では、２５６個のＬＲはそれぞれレジ
スタ番号と同じ番号を持つセグメントに対して指定され
たＥビットおよびＬをあらかじめプログラムで設定して
おぎ、レジスタ４０ビット番号４〜１１０８ビットで指
定されるＢＳの属するセグメント番号を持つＬＥＬがＬ
Ｒ群５かも選択され、桁指定レジスタ（以下Ｄ）ｔと
称す）６に読み出される。
スタ番号と同じ番号を持つセグメントに対して指定され
たＥビットおよびＬをあらかじめプログラムで設定して
おぎ、レジスタ４０ビット番号４〜１１０８ビットで指
定されるＢＳの属するセグメント番号を持つＬＥＬがＬ
Ｒ群５かも選択され、桁指定レジスタ（以下Ｄ）ｔと
称す）６に読み出される。
第２図（ｂ）の例では、プログラムによってＢＲ２にＢ
Ｓを設定するとともに同じレジスタ番号のＬＲに該ＢＳ
の属するセグメントに対して指定されたＥビットおよび
Ｌを設定しておき、命令語１がベースフィールニド３で
ＢＲ２を指定すると同じくベースフィールド３で指定さ
れるＬＲが−１，Ｒ群５から選択され、Ｄ）ｔ６に読み
出される。
Ｓを設定するとともに同じレジスタ番号のＬＲに該ＢＳ
の属するセグメントに対して指定されたＥビットおよび
Ｌを設定しておき、命令語１がベースフィールニド３で
ＢＲ２を指定すると同じくベースフィールド３で指定さ
れるＬＲが−１，Ｒ群５から選択され、Ｄ）ｔ６に読み
出される。
いずれの例でもＬＲ６にはレジスタ４に読み出されたＢ
Ｓの属するセグメントに対して指定されたＥビットおよ
びＬが読み出される。Ｌ）Ｌ個数は第２図（ｂ）が少な
くて済むが、ＢＲ内容の変更のたびにＬＲの設定が必要
である。ＥビットおよびＬは仮想アドレスを実アドレス
に変換するために使用されるセグメント対応にエントリ
を持つ一般にセグメントテーブルと呼ばれるテーブルな
どにあらかじめ作成しておき命令により′″ＣＩ、Ｒに
ロードすることができる。
Ｓの属するセグメントに対して指定されたＥビットおよ
びＬが読み出される。Ｌ）Ｌ個数は第２図（ｂ）が少な
くて済むが、ＢＲ内容の変更のたびにＬＲの設定が必要
である。ＥビットおよびＬは仮想アドレスを実アドレス
に変換するために使用されるセグメント対応にエントリ
を持つ一般にセグメントテーブルと呼ばれるテーブルな
どにあらかじめ作成しておき命令により′″ＣＩ、Ｒに
ロードすることができる。
第３図は１３８．ＩＸ、ｌ）ＰおよびＥビット、Ｌの内
容からＥＡを得る実施例である。レジスタ４および６は
第２図のレジスタ４およびＤ）ｔ６と同一である。レジ
スタ７には例えば１６本の図示されていないレジスタ群
（以下ＧＲと称する）から第２図の命令語１の一部であ
るインデクスフイールド（本例では４ビツト）８で選択
されたＧ Ｋの下位四ビットに保持されているＩＸが読
み出されている。ＧＲ群は８１群２と同一のものでちっ
ても良い。第３図のレジスタ９には第２図の命令語１の
一部であるＤ Ｐ Ｉ、０ （本例では１２ビツト）が
読み出されている。１１は加算器であり、ピット番号４
〜３１の四ビットから成る８８．ＩＸおよびビット番号
２０〜３１の１２ビツトから成るＤＰをビット番号をそ
ろえて加算し１．和（以下ＳＵＭと称す）をレジスタ１
２に格納する。レジスタ１２のビット番号１２〜３１の
下位Ｉビットは実効アドレスレジスタ（以ＦＥＡ）ｔと
称す）１３０ビット番号１２〜３１にそのまま格納され
る。
容からＥＡを得る実施例である。レジスタ４および６は
第２図のレジスタ４およびＤ）ｔ６と同一である。レジ
スタ７には例えば１６本の図示されていないレジスタ群
（以下ＧＲと称する）から第２図の命令語１の一部であ
るインデクスフイールド（本例では４ビツト）８で選択
されたＧ Ｋの下位四ビットに保持されているＩＸが読
み出されている。ＧＲ群は８１群２と同一のものでちっ
ても良い。第３図のレジスタ９には第２図の命令語１の
一部であるＤ Ｐ Ｉ、０ （本例では１２ビツト）が
読み出されている。１１は加算器であり、ピット番号４
〜３１の四ビットから成る８８．ＩＸおよびビット番号
２０〜３１の１２ビツトから成るＤＰをビット番号をそ
ろえて加算し１．和（以下ＳＵＭと称す）をレジスタ１
２に格納する。レジスタ１２のビット番号１２〜３１の
下位Ｉビットは実効アドレスレジスタ（以ＦＥＡ）ｔと
称す）１３０ビット番号１２〜３１にそのまま格納され
る。
ＥＡＲ１３のビット番号４〜１１の上位８ビットは、Ｉ
Ｊ Ｒ６のＥピットとＬから決定される桁指定値（以下
ＤＳと称する）を用いて、セグメント番号決定回路１４
によって、その下位ＤＳビット、すなわちビット番号（
１２−１）Ｓ）〜１１はＳＵＭの該当するビット着号の
ビットを、その上位（８−１）Ｓ）ビット、すなわちビ
ット番号４〜（１１−ＤＳ）はＢＳ（７）該当するビッ
ト番号のビットを、それぞれ用いて決定される。これに
よってＩ；ＡＲ１３に保持されるＥＡの下位（２０＋ｌ
）Ｓ ）ビットはＳ（ＪＭの下位（２０＋ＤＳ）ビット
が用いられ、ＥＡの下位（２Ｕ＋ＤＳ）ビットを除く上
位（８−ＤＳ）ビットはＢＳの上位（８−ＤＳ）ビット
が用いられることになる。本例ではＤＳの最大値は８で
あり、ＤＳおよびこれを決定するのに用いられるＬはそ
れぞれ４ビツトで表現できる。
Ｊ Ｒ６のＥピットとＬから決定される桁指定値（以下
ＤＳと称する）を用いて、セグメント番号決定回路１４
によって、その下位ＤＳビット、すなわちビット番号（
１２−１）Ｓ）〜１１はＳＵＭの該当するビット着号の
ビットを、その上位（８−１）Ｓ）ビット、すなわちビ
ット番号４〜（１１−ＤＳ）はＢＳ（７）該当するビッ
ト番号のビットを、それぞれ用いて決定される。これに
よってＩ；ＡＲ１３に保持されるＥＡの下位（２０＋ｌ
）Ｓ ）ビットはＳ（ＪＭの下位（２０＋ＤＳ）ビット
が用いられ、ＥＡの下位（２Ｕ＋ＤＳ）ビットを除く上
位（８−ＤＳ）ビットはＢＳの上位（８−ＤＳ）ビット
が用いられることになる。本例ではＤＳの最大値は８で
あり、ＤＳおよびこれを決定するのに用いられるＬはそ
れぞれ４ビツトで表現できる。
以下にセグメント番号決定回路１４の実施例を示す。Ｌ
、ＤＳの各ビットには０〜３０ビット番号が与えられて
おり、Ｌ （ｉ）、Ｄ Ｓ （ｉ）はそれぞれり。
、ＤＳの各ビットには０〜３０ビット番号が与えられて
おり、Ｌ （ｉ）、Ｄ Ｓ （ｉ）はそれぞれり。
ＤＳのビット番号ｉのビットを示し、０≦ｉ≦３である
。また記号△は論理積、記号は論理和、記号−は論理否
定を表わす。
。また記号△は論理積、記号は論理和、記号−は論理否
定を表わす。
（１） Ｄ Ｓ （ｉ）は Ｄ ５（ｉ） ＝ Ｅ
ＡＬ（ｉ）で決定する。
ＡＬ（ｉ）で決定する。
＋２） ＥＡのビット番号ｊのビットＥＡ（ｊ）はＢ
ＳおよびＳＬＪＭのビット番号ｊのビットＢＳ（ｊ）、
ｓｕＭ（ｊ）およびｌ） Ｓ （ｉ）から求まる論理値
Ｑ（ｊ）とから以下で決定される。但し４≦Ｊ≦１１で
ある。
ＳおよびＳＬＪＭのビット番号ｊのビットＢＳ（ｊ）、
ｓｕＭ（ｊ）およびｌ） Ｓ （ｉ）から求まる論理値
Ｑ（ｊ）とから以下で決定される。但し４≦Ｊ≦１１で
ある。
Ｅ Ａ （ｊ） −４Ｂ Ｓ （ｊ）△■Ｆ（ＳＵＭＯ
）△Ｑ （Ｄ ）（３） Ｑ （ｊ）は以下に従って
決定される。
）△Ｑ （Ｄ ）（３） Ｑ （ｊ）は以下に従って
決定される。
Ｑ １４１ ＝ Ｄ Ｓ （ｏ）
Ｑ［５）＝ Ｄ Ｓ （０）（ＤＳＩＩ）△Ｄ Ｓ （
２）△ＤＳ（３））Ｑ＋６）＝ Ｄ Ｓ （０）
−ノ（ＤＳＩＩ）△ Ｄ Ｓ ＋２））Ｑ（７）＝
Ｄ Ｓ （０）（Ｄ Ｓ ｔｌ）△（ＩＪ Ｓ （２）
ＶＤＳ（３）））Ｑ（８）二０８ （０）ＶＤＳＬＩ） Ｑ （９） ＝ Ｄ Ｓ （０）、Ｄ Ｓ （１）［Ｄ
Ｓ ＋２）△Ｄ Ｓ （３） ）Ｑ ｉｌｌ ＝ ｌ
） Ｓ （０）Ｄ Ｓ （１）Ｖ Ｄ Ｓ （２）Ｑ（
ｌυ＝ＤＳ（０）ＶＤＳ（１）ＩＪＳ（２）Ｄ Ｓ （
３）いまＥ−ＯであるとＤＳは苓となり、よってＥＡの
上位８ピツト（ビット番号４〜１１）はＢＳの上位８ビ
ツト（ビット番号４〜１１）が、ＥＡの下位２０ピツト
（ビット番号１２〜３１）はＳＵＭの下位局ビット（ビ
ット番号１２〜３１）となる。
２）△ＤＳ（３））Ｑ＋６）＝ Ｄ Ｓ （０）
−ノ（ＤＳＩＩ）△ Ｄ Ｓ ＋２））Ｑ（７）＝
Ｄ Ｓ （０）（Ｄ Ｓ ｔｌ）△（ＩＪ Ｓ （２）
ＶＤＳ（３）））Ｑ（８）二０８ （０）ＶＤＳＬＩ） Ｑ （９） ＝ Ｄ Ｓ （０）、Ｄ Ｓ （１）［Ｄ
Ｓ ＋２）△Ｄ Ｓ （３） ）Ｑ ｉｌｌ ＝ ｌ
） Ｓ （０）Ｄ Ｓ （１）Ｖ Ｄ Ｓ （２）Ｑ（
ｌυ＝ＤＳ（０）ＶＤＳ（１）ＩＪＳ（２）Ｄ Ｓ （
３）いまＥ−ＯであるとＤＳは苓となり、よってＥＡの
上位８ピツト（ビット番号４〜１１）はＢＳの上位８ビ
ツト（ビット番号４〜１１）が、ＥＡの下位２０ピツト
（ビット番号１２〜３１）はＳＵＭの下位局ビット（ビ
ット番号１２〜３１）となる。
いまＥ＝１でかつＬ＝４（Ｌｔｌ）＝１、Ｌ （Ｑ）
＝ １゜（２）二Ｌ（３）二〇）であると、ｌ）ｓ （
ｏ） ＝ ｏ、Ｄ Ｓ （１） ＝１、Ｄ Ｓ （２）
＝ ＯｌＤ Ｓ （３） ＝ ０となり、Ｑ（４）
＝ Ｑ １５）＝ Ｑ ＋６）＝Ｑ（７）＝Ｏ１Ｑ（８
）＝Ｑ（９）＝ＱｕＯ）−＝ＱＯ＋）＝ １となる。こ
れにより、ＫＡのビット番号４〜７にはＢＳのビット番
号４〜７が、Ｅ Ａのビット番号８〜１１（さらにはビ
ット番号１２〜３１ ）にはＳＵＭのビット番号８〜１
１（さらにはビット番号１２〜３１が用いられる。
＝ １゜（２）二Ｌ（３）二〇）であると、ｌ）ｓ （
ｏ） ＝ ｏ、Ｄ Ｓ （１） ＝１、Ｄ Ｓ （２）
＝ ＯｌＤ Ｓ （３） ＝ ０となり、Ｑ（４）
＝ Ｑ １５）＝ Ｑ ＋６）＝Ｑ（７）＝Ｏ１Ｑ（８
）＝Ｑ（９）＝ＱｕＯ）−＝ＱＯ＋）＝ １となる。こ
れにより、ＫＡのビット番号４〜７にはＢＳのビット番
号４〜７が、Ｅ Ａのビット番号８〜１１（さらにはビ
ット番号１２〜３１ ）にはＳＵＭのビット番号８〜１
１（さらにはビット番号１２〜３１が用いられる。
いまＢＳの値が（Ｃｌ８ｊ０００Ａ）１６（但しく）１
６は１６進表示であり（Ａ ）、６〜（Ｉパ）１６はそ
れぞれ１０進の１０〜１５を表わす、）とし、セグメン
ト番号（Ｃ４）１６のセグメン）ＫはＥ ＝ １かつＬ
＝４が指定されているとする。この場合ＥＡの上位４ビ
ツトは必ずＢＳの上位４ビツトが用いられるため、プロ
グラムはいかなるＩＸ、ＤＰを使用してもセグメント番
号（ｃ ｏ ）ｉｓ〜（ＣＦ ）１６０１６個のセグ・
メント以外に属するＥＡを指定できない。また、この例
でＢＳより４番地若いアドレス（、Ｃ４８０００６）１
゜をＥＡとして指定したい場合には、３２ビツト長のレ
ジスタ上に２の（Ｉｎ数表現で（−４）、すなわち（Ｆ
Ｆ Ｆ Ｆ Ｆ Ｆ Ｆ Ｃ）、６をロードしておき
、このレジスタを命令のインデクスフイールドで指定し
、かつＤＰ＝Ｏとすれば、ＩＸとしては該レジスタの下
位局ビットすなわち（〜Ｆ１・’ ｌ・’ Ｆ Ｆ Ｉ
！’ Ｃ）１６が用−１られ、ＥＡ＝（Ｃ４８０００６
）、６を得ることができる。
６は１６進表示であり（Ａ ）、６〜（Ｉパ）１６はそ
れぞれ１０進の１０〜１５を表わす、）とし、セグメン
ト番号（Ｃ４）１６のセグメン）ＫはＥ ＝ １かつＬ
＝４が指定されているとする。この場合ＥＡの上位４ビ
ツトは必ずＢＳの上位４ビツトが用いられるため、プロ
グラムはいかなるＩＸ、ＤＰを使用してもセグメント番
号（ｃ ｏ ）ｉｓ〜（ＣＦ ）１６０１６個のセグ・
メント以外に属するＥＡを指定できない。また、この例
でＢＳより４番地若いアドレス（、Ｃ４８０００６）１
゜をＥＡとして指定したい場合には、３２ビツト長のレ
ジスタ上に２の（Ｉｎ数表現で（−４）、すなわち（Ｆ
Ｆ Ｆ Ｆ Ｆ Ｆ Ｆ Ｃ）、６をロードしておき
、このレジスタを命令のインデクスフイールドで指定し
、かつＤＰ＝Ｏとすれば、ＩＸとしては該レジスタの下
位局ビットすなわち（〜Ｆ１・’ ｌ・’ Ｆ Ｆ Ｉ
！’ Ｃ）１６が用−１られ、ＥＡ＝（Ｃ４８０００６
）、６を得ることができる。
本発明によれば、ＢＳを用いて生成されるＥＡを、あら
かじめプログラムで指定したセグメント群内に限定でき
るため、誤ったアドレシングによる他のプログラムの破
壊などを・未然に防止できる。
かじめプログラムで指定したセグメント群内に限定でき
るため、誤ったアドレシングによる他のプログラムの破
壊などを・未然に防止できる。
またこのセグメント群は必倶に応じて最大仮想空間の大
きさまで２のべき乗で拡張することができる利点をもつ
。
きさまで２のべき乗で拡張することができる利点をもつ
。
第１図は従来の実効アドレスを求める方式を示した図、
＠２図は本発明の連結（ｄボレジスタの４４成および連
結ビットと連結範囲・１＃報ン侍る実施例を示す図、４
８図は連結ビットと連結範囲の制御によって実効アドレ
スを得る実施例を示す図である。 １・・・命令ｒ！Ｌ２・・・レジスタ（Ｉγ（ＩＪＲ）
、８・・・ベースフィールド、４・・・ベースアドレス
続み出し用レジスタ、５・・・連結指定レジスタ（Ｌ
ｉｔ ） ｖＬ６・・・１行）旨２屁レジスタ（Ｄ １
１ ）、７・・・インデクスｍＰみ出し用レジスタ、８
・・・インデクスフイールド、９・・・ディスプレイス
メント１洸み出し用レジスタ、１０・・・ディスプレイ
スメント、 １１・・・ＩＪＩＩ −ｍ Ｋ４．１２・
・・加算結果を保持するレジスタ、１３・・・実効アド
レスレジスタ（ＥＡ、、Ｒ）、１４・・・セグメントＷ
ｉ号決定回路。 代理人弁理士 鈴 木 誠 牙′ ２ 図 Ｃ（１） ・（Ｉ））
＠２図は本発明の連結（ｄボレジスタの４４成および連
結ビットと連結範囲・１＃報ン侍る実施例を示す図、４
８図は連結ビットと連結範囲の制御によって実効アドレ
スを得る実施例を示す図である。 １・・・命令ｒ！Ｌ２・・・レジスタ（Ｉγ（ＩＪＲ）
、８・・・ベースフィールド、４・・・ベースアドレス
続み出し用レジスタ、５・・・連結指定レジスタ（Ｌ
ｉｔ ） ｖＬ６・・・１行）旨２屁レジスタ（Ｄ １
１ ）、７・・・インデクスｍＰみ出し用レジスタ、８
・・・インデクスフイールド、９・・・ディスプレイス
メント１洸み出し用レジスタ、１０・・・ディスプレイ
スメント、 １１・・・ＩＪＩＩ −ｍ Ｋ４．１２・
・・加算結果を保持するレジスタ、１３・・・実効アド
レスレジスタ（ＥＡ、、Ｒ）、１４・・・セグメントＷ
ｉ号決定回路。 代理人弁理士 鈴 木 誠 牙′ ２ 図 Ｃ（１） ・（Ｉ））
Claims (3)
- （１）複数のセグメントによって構成される仮想アドレ
ス空間を有し、実効アドレスと呼ばれる命令語によって
指定される仮想アドレスは該命令語によって指定される
レジスタに保持されるベースアドレスおよびインデクス
と該命令語内に含まれるディスプレイネメントとの演算
結果によって得られる情報処理装置において、各セグメ
ントごとに指定された該セグメントが隣接セグメントと
連結されているか否かを指定する連結ビットおよび該セ
グメントおよび該セグメントと連結されているセグメン
トとの数を２を底とする対数で指定する連結範囲情報と
を保持する複数の連結摺電レジスタを設け、実効アドレ
スを求める際にベースアドレスの属するセグメントに対
して指定された上記連結ビットおよび上記連結範囲情報
を上記複数の連結指定レジスタの１つから得、核得られ
た上記連結ビットが０″の場合には同時に得た上記連結
範囲情報の内容に拘らず桁指定値を零とし、また上記連
結ビットが１”の場合には同時に得られた上記連結範囲
情報の値を桁指定値として、セグメントサイズが２ｔバ
イトであれば、実効アドレスの下位（を子桁指定値）ビ
ットを除く上位ビットはベースアドレスの下位（を子桁
指定値）ビットを除く上位ビットによって得、実効アド
レスの下位（ｔト桁指定値）ビットはベースアドレスお
よびインデクスおよびディスプレイスメントとの相の下
位（を子桁指定値）ビットによって得ることを特徴とす
るセグメント連結方式。 - （２）上記連結指定レジスタを仮想空間を構成するセグ
メント数設け、ベースアドレスの下位Ｌビットを除く上
位ビットで上記連結指定レジスタの１つを指定すること
を特徴とする特許請求の範囲第１項記載のセグメント連
結方式。 - （３）上記連結指定レジスタをベースアドレスを保持す
るレジスタと同数設け、命令語によって指定されるベー
スアドレスを保持するレジスタと同一のレジスタ番号に
よって上記連結指定レジスタの１つを指定することを特
徴とする特許請求の範囲第１項記載のセグメント連結５
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192045A JPS5982686A (ja) | 1982-11-01 | 1982-11-01 | セグメント連結方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192045A JPS5982686A (ja) | 1982-11-01 | 1982-11-01 | セグメント連結方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5982686A true JPS5982686A (ja) | 1984-05-12 |
| JPS6150346B2 JPS6150346B2 (ja) | 1986-11-04 |
Family
ID=16284689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192045A Granted JPS5982686A (ja) | 1982-11-01 | 1982-11-01 | セグメント連結方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982686A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
-
1982
- 1982-11-01 JP JP57192045A patent/JPS5982686A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150346B2 (ja) | 1986-11-04 |
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