JPS5977694A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5977694A JPS5977694A JP57187709A JP18770982A JPS5977694A JP S5977694 A JPS5977694 A JP S5977694A JP 57187709 A JP57187709 A JP 57187709A JP 18770982 A JP18770982 A JP 18770982A JP S5977694 A JPS5977694 A JP S5977694A
- Authority
- JP
- Japan
- Prior art keywords
- segment
- address
- register
- segments
- starting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/145—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being virtual, e.g. for virtual blocks or segments before a translation mechanism
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の楓する技術分野
本発明は記憶装置を複数に区分けしたそれぞれのセグメ
ントを連結して利用する情報処理装置に関する。
ントを連結して利用する情報処理装置に関する。
従来技術
従来この種の情報処理装置では、命令で指示さレタペー
スレジスタの内容と、命令のディスフＬ／イスメントに
よるセグメント化実効アドレス生成過程において、ベー
スレジスタ内のセグメント内アドレスと命令のディスプ
レイスメントフィールドの内容とが加算され、ベースレ
ジスタ内のセグメント番号はそのままセグメント化実効
アドレスのセグメント番号とし“Ｃ用いられている。従
ってベースレジスタで指示されたセグメント以外のセグ
メントはアクセスできない。この結才、棒数のセグメン
トを連結させＣ大量のデータを処理可能にすることがで
きないという欠点がある。
スレジスタの内容と、命令のディスフＬ／イスメントに
よるセグメント化実効アドレス生成過程において、ベー
スレジスタ内のセグメント内アドレスと命令のディスプ
レイスメントフィールドの内容とが加算され、ベースレ
ジスタ内のセグメント番号はそのままセグメント化実効
アドレスのセグメント番号とし“Ｃ用いられている。従
ってベースレジスタで指示されたセグメント以外のセグ
メントはアクセスできない。この結才、棒数のセグメン
トを連結させＣ大量のデータを処理可能にすることがで
きないという欠点がある。
発明の目的
本発明の目的は、複数のセグメントを連結し゛Ｃ使用可
能とし、さらに連結セグメントを保睦できるようにした
情報処理装置を提供することにある。１発明の構成 この発明の装置は、ｎビットのセグメント番号フィール
ドとｍビットのセグメント内アドレスフィールドからな
るセグメント化アドレス情報を上位桁をセグメント番号
とし下位桁をセグメント内アドレスとしたｎ＋ｍビット
の被演算情報とし゛Ｃ演算する手段と、 この演算手段の出力の上位ｎビットで示されるセグメン
ト番号に対応するセグメントを含む連結セグメント群の
起点となるセグメント番号を保持する手段と、 該起点となるセグメント番号が前記被演算情報の上位ｎ
ビットで示されるセグメント番号より大きい時に信号を
発生する手段とを備えたことを特徴とする。
能とし、さらに連結セグメントを保睦できるようにした
情報処理装置を提供することにある。１発明の構成 この発明の装置は、ｎビットのセグメント番号フィール
ドとｍビットのセグメント内アドレスフィールドからな
るセグメント化アドレス情報を上位桁をセグメント番号
とし下位桁をセグメント内アドレスとしたｎ＋ｍビット
の被演算情報とし゛Ｃ演算する手段と、 この演算手段の出力の上位ｎビットで示されるセグメン
ト番号に対応するセグメントを含む連結セグメント群の
起点となるセグメント番号を保持する手段と、 該起点となるセグメント番号が前記被演算情報の上位ｎ
ビットで示されるセグメント番号より大きい時に信号を
発生する手段とを備えたことを特徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は命令コード、
ペースレジスタ番号フィールド、インデックスレジスタ
番号フィールドおよびディスプレイスメントフィールド
を有する命令を格納する命令レジスタ１．ベースレジス
タ２．インデックスレジスタ３．加算回路４．ベースセ
グメントレジスタ５．アドレスレジスタ６、アドレス変
換バッファ７、比較回路８および９．論理和ゲート１０
゜加算回路１１．アドレスレジスタ１２．非零検出回路
１３．および例外処理部′１４から構成されＣいる。
ペースレジスタ番号フィールド、インデックスレジスタ
番号フィールドおよびディスプレイスメントフィールド
を有する命令を格納する命令レジスタ１．ベースレジス
タ２．インデックスレジスタ３．加算回路４．ベースセ
グメントレジスタ５．アドレスレジスタ６、アドレス変
換バッファ７、比較回路８および９．論理和ゲート１０
゜加算回路１１．アドレスレジスタ１２．非零検出回路
１３．および例外処理部′１４から構成されＣいる。
次に本発明の一実施例の動作を図面を参照し°Ｃ詳細に
説明する。
説明する。
第１図を参照すると、命令の命令レジスタ１に対するセ
ットに応答し′〔、命令コードにより縦走された動作が
開始される。該命令がメモリオペランドを必賛とする時
、命令レジスタ１のベースレジスタ番号フィールドで指
示されたベースレジスタ２の内容と、インデックスレジ
スタ番号フィールドで指示されたインデックスレジスタ
３の内容と、ディスプレイスメントフィールドの内容と
が加算回路４で加算されアドレスレジスタ６にセットさ
れる。この加算動作では、第２図で示されるベースレジ
スタ２のセグメン）１１号（８ＥＧ）とセグメント内ア
ドレス（Ａ）とが連続した１つのデータとされ、そのデ
ータの上位桁に零が拡張される。また、命令レジスタ１
のディスプレイスメン）（ＩＪ）の上位桁にも零が拡弘
される。これらのデータとインデックスレジスタ３のイ
ンデックス（ＩＮＤＥＸ）とが加算されアドレスレジス
タ６にセットされる。
ットに応答し′〔、命令コードにより縦走された動作が
開始される。該命令がメモリオペランドを必賛とする時
、命令レジスタ１のベースレジスタ番号フィールドで指
示されたベースレジスタ２の内容と、インデックスレジ
スタ番号フィールドで指示されたインデックスレジスタ
３の内容と、ディスプレイスメントフィールドの内容と
が加算回路４で加算されアドレスレジスタ６にセットさ
れる。この加算動作では、第２図で示されるベースレジ
スタ２のセグメン）１１号（８ＥＧ）とセグメント内ア
ドレス（Ａ）とが連続した１つのデータとされ、そのデ
ータの上位桁に零が拡張される。また、命令レジスタ１
のディスプレイスメン）（ＩＪ）の上位桁にも零が拡弘
される。これらのデータとインデックスレジスタ３のイ
ンデックス（ＩＮＤＥＸ）とが加算されアドレスレジス
タ６にセットされる。
第１図のベースレジスタ２の出力は、加算回路４に入力
されるとともに該ベースレジスタのセグメント番号フィ
ールドの内容がペースセグメントレジスタ５にセットさ
れる。アドレスレジスタ６にセットされたセグメント化
実効アドレスのセグメント番号フィールドの内容により
アドレス変換バッファ７が索引される。アドレス変換バ
ッファ７は連想メモリで構成され、セグメント番号フィ
ールドの内容に対応したセグメントのセグメント記述子
の内容が格納されている。
されるとともに該ベースレジスタのセグメント番号フィ
ールドの内容がペースセグメントレジスタ５にセットさ
れる。アドレスレジスタ６にセットされたセグメント化
実効アドレスのセグメント番号フィールドの内容により
アドレス変換バッファ７が索引される。アドレス変換バ
ッファ７は連想メモリで構成され、セグメント番号フィ
ールドの内容に対応したセグメントのセグメント記述子
の内容が格納されている。
具体的には、セグメントの起点を示すアドレスと、セグ
メントの大きさを示すサイズと、セグメントの属性を表
わす情報と該セグメントを含む連結セグメント群の起点
セグメント番号とが格納されている。アドレス変換バッ
ファの出力のセグメントの起点を示すアドレスはアドレ
スレジスタ６のセグメント内アドレスと加算回路１１で
加算され、アドレスレジスタ１２にセットされる。アド
レス変換バッファ７の出力のセグメントサイズは、アド
レスレジスタ６のセグメント内アドレスと比較回路９で
比較される。セグメント内アドレスがセグメントサイズ
より大きい時に論理オロケート１０に信号が送られる。
メントの大きさを示すサイズと、セグメントの属性を表
わす情報と該セグメントを含む連結セグメント群の起点
セグメント番号とが格納されている。アドレス変換バッ
ファの出力のセグメントの起点を示すアドレスはアドレ
スレジスタ６のセグメント内アドレスと加算回路１１で
加算され、アドレスレジスタ１２にセットされる。アド
レス変換バッファ７の出力のセグメントサイズは、アド
レスレジスタ６のセグメント内アドレスと比較回路９で
比較される。セグメント内アドレスがセグメントサイズ
より大きい時に論理オロケート１０に信号が送られる。
アドレス変換バッファの出力の連結セグメント群の起点
セグメントａ号は、ベースセグメント番号レジスタ５と
比較回路８で比較され、ペースセグメント番号が、起点
セグメント化桁は、非零検出回路１３に与えられ、非零
検出回路１３が非零を検出した時、論理和ゲート１０に
信号が送られる。論理和ゲート１０の出力は例外処理部
１４に与えられる。前記例外処理部１４は前記ゲート１
０からの入力信号に応答し′Ｃアクセスを県止し、必要
ならプログラムにその旨通知する０ 第３図を参照すると、セグメント記述子３０〜３５はセ
グメント２０〜２５対応に定義されセグメントの起点ア
ドレス３ｄ、サイズ３ｃ、属性３ｂ、起点セグメント番
号３ａフイールドから構成されている。第３図で８ＤＱ
はセグメント２０に対応するセグメント記述子３０を示
す。以下同様にＳｎ２はセグメント５のセグメント記述
子３５を示している。この例では、セグメントＯは単独
のセグメント、セグメント１，２．および３ハ３つのセ
グメントを連結した連結セグメント、セグメント４．お
よび５は２つのセグメントヲ連結した連結セグメントを
それぞれ示している。今ベースレジスタでセグメント１
が指示されアドレス生成の結果、セグメント化実効アド
レスによりセグメント３がさされる。この結果、セグメ
ント３のセグメント記述子８Ｄ３が読出され起点アドレ
スとセグメント化実効アドレスのセグメント内アドレス
とが加算され実アドレスが求められる。この時セグメン
ト化実効アドレスのセグメント内アドレスとサイズとが
比較されセグメント内アドレスがサイズと等しいかまた
は小さいことがチェックされる。′またベースレジスタ
で指示されたセグメント番号とセグメント記述子ＳＤ３
の起点セグメント番号とが比較され前記セグメント番号
が起点セグメント釜号と等しいかまたは大きいことがチ
ェックされる。第３図の例では条件を満足するためセグ
メントへのアクセスが許される。ここでペースレジスタ
がセグメント０をセグメント化実効アドレスがセグメン
ト３を指示したとする。セグメント記述子８Ｄ３の起点
セグメント番号が１でペースレジスタで示されるセグメ
ント番号が００ため、セグメント３へのアクセスは禁止
される。
セグメントａ号は、ベースセグメント番号レジスタ５と
比較回路８で比較され、ペースセグメント番号が、起点
セグメント化桁は、非零検出回路１３に与えられ、非零
検出回路１３が非零を検出した時、論理和ゲート１０に
信号が送られる。論理和ゲート１０の出力は例外処理部
１４に与えられる。前記例外処理部１４は前記ゲート１
０からの入力信号に応答し′Ｃアクセスを県止し、必要
ならプログラムにその旨通知する０ 第３図を参照すると、セグメント記述子３０〜３５はセ
グメント２０〜２５対応に定義されセグメントの起点ア
ドレス３ｄ、サイズ３ｃ、属性３ｂ、起点セグメント番
号３ａフイールドから構成されている。第３図で８ＤＱ
はセグメント２０に対応するセグメント記述子３０を示
す。以下同様にＳｎ２はセグメント５のセグメント記述
子３５を示している。この例では、セグメントＯは単独
のセグメント、セグメント１，２．および３ハ３つのセ
グメントを連結した連結セグメント、セグメント４．お
よび５は２つのセグメントヲ連結した連結セグメントを
それぞれ示している。今ベースレジスタでセグメント１
が指示されアドレス生成の結果、セグメント化実効アド
レスによりセグメント３がさされる。この結果、セグメ
ント３のセグメント記述子８Ｄ３が読出され起点アドレ
スとセグメント化実効アドレスのセグメント内アドレス
とが加算され実アドレスが求められる。この時セグメン
ト化実効アドレスのセグメント内アドレスとサイズとが
比較されセグメント内アドレスがサイズと等しいかまた
は小さいことがチェックされる。′またベースレジスタ
で指示されたセグメント番号とセグメント記述子ＳＤ３
の起点セグメント番号とが比較され前記セグメント番号
が起点セグメント釜号と等しいかまたは大きいことがチ
ェックされる。第３図の例では条件を満足するためセグ
メントへのアクセスが許される。ここでペースレジスタ
がセグメント０をセグメント化実効アドレスがセグメン
ト３を指示したとする。セグメント記述子８Ｄ３の起点
セグメント番号が１でペースレジスタで示されるセグメ
ント番号が００ため、セグメント３へのアクセスは禁止
される。
上記セグメント記述子は第１図のアドレス変換バッファ
７に通常格納されている。もし指示されたセグメントの
セグメント記述子がアドレス変換バッファ７に格納され
°Ｃいない時は記憶部から該当するセグメント記述子が
読出され、アドレス変換バッファ７に格納される。
７に通常格納されている。もし指示されたセグメントの
セグメント記述子がアドレス変換バッファ７に格納され
°Ｃいない時は記憶部から該当するセグメント記述子が
読出され、アドレス変換バッファ７に格納される。
発明の効果
本発明には検数のセグメントを連絡してあたかもサイズ
が大きい１つのセグメントの２ようにアクセスできると
いう効果がある。
が大きい１つのセグメントの２ようにアクセスできると
いう効果がある。
第１図は本発明の一実施例を示す図、第２図は第１図に
示した加算回路の加算方法を説明するための図、および
第３図は連結セグメントを示す図である。 第１図から第３図において、１・・・・・・命令レジス
タ、２・・・・・・ペースレジスタ、３°゛°°゛°イ
ンデツクスレジスタ、４・・・・・・加算回路、５・・
・・・・ベースセグメントレジスタ、６・・・・・・ア
ドレスレジスタ、７・・・・・・アドレス変換バッファ
、８・・・・・・比較回路、９・・・・・・比較回路、
１０・・・・・・論理和ゲート、１１・・・・・・加算
回路、１２・・・・・・アドレスレジスタ、１３・°°
・°°非零検出回路、１４・・・・・・例外処理部、２
０〜２５・・・・・・セグメント化効 ３ａ・・・・・・起点セグメント番号、３ｂ・・・・・
・セグメントの属性、３ ｃ・・・・・・セグメントサ
イス、３ｄ・°・パ。 ｖ；１ ダ Ｚ ？ ロ
示した加算回路の加算方法を説明するための図、および
第３図は連結セグメントを示す図である。 第１図から第３図において、１・・・・・・命令レジス
タ、２・・・・・・ペースレジスタ、３°゛°°゛°イ
ンデツクスレジスタ、４・・・・・・加算回路、５・・
・・・・ベースセグメントレジスタ、６・・・・・・ア
ドレスレジスタ、７・・・・・・アドレス変換バッファ
、８・・・・・・比較回路、９・・・・・・比較回路、
１０・・・・・・論理和ゲート、１１・・・・・・加算
回路、１２・・・・・・アドレスレジスタ、１３・°°
・°°非零検出回路、１４・・・・・・例外処理部、２
０〜２５・・・・・・セグメント化効 ３ａ・・・・・・起点セグメント番号、３ｂ・・・・・
・セグメントの属性、３ ｃ・・・・・・セグメントサ
イス、３ｄ・°・パ。 ｖ；１ ダ Ｚ ？ ロ
Claims (1)
- ｎビットのセグメント番号フィールドとｍビットのセグ
メント内アドレスフィールドからなるセグメント化アド
レス情報を上位フィールドをセグメント番号とし下位フ
ィールドをセグメント内アドレスとしたｎ十ｍビットの
被演算情報として演算する手段と、該演算手段の出力の
上位ｎビットで示されるセグメント番号に対応するセグ
メントを含む連結セグメント群の起点となるセグメント
番号を保持する手段と、該起点となるセグメント番号が
前記被演算情報の上位ｎビットで示されるセグメント番
号より太きいときに信号を発生する手段とを備えたこと
を特徴とした情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187709A JPS5977694A (ja) | 1982-10-26 | 1982-10-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187709A JPS5977694A (ja) | 1982-10-26 | 1982-10-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977694A true JPS5977694A (ja) | 1984-05-04 |
Family
ID=16210792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187709A Pending JPS5977694A (ja) | 1982-10-26 | 1982-10-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017091374A (ja) * | 2015-11-13 | 2017-05-25 | Ｎｅｃプラットフォームズ株式会社 | 範囲外参照検出装置、方法およびプログラム |
-
1982
- 1982-10-26 JP JP57187709A patent/JPS5977694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017091374A (ja) * | 2015-11-13 | 2017-05-25 | Ｎｅｃプラットフォームズ株式会社 | 範囲外参照検出装置、方法およびプログラム |
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