JPH065681B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065681B2 JPH065681B2 JP58219817A JP21981783A JPH065681B2 JP H065681 B2 JPH065681 B2 JP H065681B2 JP 58219817 A JP58219817 A JP 58219817A JP 21981783 A JP21981783 A JP 21981783A JP H065681 B2 JPH065681 B2 JP H065681B2
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- tft
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- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特に薄膜電界効果トランジスタ
（ＴＦＴ）の製造方法に関する、本発明はバンド間準位
密度が少なく暗抵抗が高く、且つ光導電性が小さい半導
体を用いておりかつ高いオン電流がとれるとともに、オ
フ電流が小さく、且つ外部入射光に起因する光電導が小
さい特徴をもち、画像表示装置やイメージセンサ等のス
イッチング素子等外光が必然的に入射する環境下に於て
も使用し得るＴＦＴを容易かつ確実に得る。
（ＴＦＴ）の製造方法に関する、本発明はバンド間準位
密度が少なく暗抵抗が高く、且つ光導電性が小さい半導
体を用いておりかつ高いオン電流がとれるとともに、オ
フ電流が小さく、且つ外部入射光に起因する光電導が小
さい特徴をもち、画像表示装置やイメージセンサ等のス
イッチング素子等外光が必然的に入射する環境下に於て
も使用し得るＴＦＴを容易かつ確実に得る。
従来例の構造とその問題点 第１図に水素非晶質シリコン（a-Si：Ｈ）半導体層を用
いた典型的な薄膜電界効果トランジスタ（ＴＦＴ）の構
造断面図を示す。
いた典型的な薄膜電界効果トランジスタ（ＴＦＴ）の構
造断面図を示す。
本ＴＦＴの製造工程を下記に示す。先ずガラス等の基板
１上にＣｒ等の金属を蒸着しゲート電極２となるべき部
分を残してエッチングする。次にプラズマＣＶＤ法によ
り窒化シリコン膜３（以下、ＳｉＮ）を0.1〜0.5μｍ，
aSi：Ｈ膜４を0.1〜0.5μｍ，n+にドープしたaSi：Ｈ膜
５を500Å程度連続堆積する。次にＴＦＴとして残すべ
き部分をレジストで被覆し、残余の部分のn+aSi：Ｈ，a
Si：Ｈをエッチング除去する。
１上にＣｒ等の金属を蒸着しゲート電極２となるべき部
分を残してエッチングする。次にプラズマＣＶＤ法によ
り窒化シリコン膜３（以下、ＳｉＮ）を0.1〜0.5μｍ，
aSi：Ｈ膜４を0.1〜0.5μｍ，n+にドープしたaSi：Ｈ膜
５を500Å程度連続堆積する。次にＴＦＴとして残すべ
き部分をレジストで被覆し、残余の部分のn+aSi：Ｈ，a
Si：Ｈをエッチング除去する。
次にＡｌ等の金属を蒸着し、ソース６，ドレイン７電極
をパタニングする。更にＡｌ電極６，７をマスクとし
て、両電極間に存在するn+aSi：Ｈの部分領域８をエッ
チングすることにより第１図ａの構造が完成する。
をパタニングする。更にＡｌ電極６，７をマスクとし
て、両電極間に存在するn+aSi：Ｈの部分領域８をエッ
チングすることにより第１図ａの構造が完成する。
しかしながら上述の従来例では以下の問題がある。先ず
製造上では前述のn+aSi：Ｈ層５の部分領域８の完全な
選択除去が困難である。aSi：Ｈは弗酸・硝酸系液でエ
ッチングが可能であるが、n+ドープ領域８と非ドープ領
域とのエッチングの選択性にとぼしい。更に金属・半導
体の接合部付近ではエッチング液を介して電池作用等の
為か、異常な高速エッチングが起る。従って部分拡大図
（第２図ｂ）に示すようにＴＦＴのチャンネルとして保
存されねばならぬaSi：Ｈ層４の部分領域９が消失しが
ちである。又エッチングをひかえ目にすると完全除去さ
れねばならぬn+層の部分８が一部残存しＯＦＦ抵抗が十
分大きくならない。部分領域８のみの完全除去制御は上
述のように極めて困難である。エッチングがやや過少で
あればＴＦＴのオフ抵抗が十分大きくならず、過大であ
ればＴＦＴ動作そのものを消失する。
製造上では前述のn+aSi：Ｈ層５の部分領域８の完全な
選択除去が困難である。aSi：Ｈは弗酸・硝酸系液でエ
ッチングが可能であるが、n+ドープ領域８と非ドープ領
域とのエッチングの選択性にとぼしい。更に金属・半導
体の接合部付近ではエッチング液を介して電池作用等の
為か、異常な高速エッチングが起る。従って部分拡大図
（第２図ｂ）に示すようにＴＦＴのチャンネルとして保
存されねばならぬaSi：Ｈ層４の部分領域９が消失しが
ちである。又エッチングをひかえ目にすると完全除去さ
れねばならぬn+層の部分８が一部残存しＯＦＦ抵抗が十
分大きくならない。部分領域８のみの完全除去制御は上
述のように極めて困難である。エッチングがやや過少で
あればＴＦＴのオフ抵抗が十分大きくならず、過大であ
ればＴＦＴ動作そのものを消失する。
次にaSi：Ｈが良好な光導電性半導体であることに起因
する問題がある。第１図ａの構造暗時に良好なＯＮ／Ｏ
ＦＦ電流比（通常５桁以上）を示しても、外部から半導
体部に光が入射すると光励起電荷が発生し、ＯＦＦ抵抗
を減少させる。この為半導体部への入射光を阻止する
為、第２図のように、更に絶縁膜１０を介して金属遮光
膜１１を付設しなければならなくなる。これは製造工程
を複雑にし、かつ歩留り低下の主原因ともなっている。
する問題がある。第１図ａの構造暗時に良好なＯＮ／Ｏ
ＦＦ電流比（通常５桁以上）を示しても、外部から半導
体部に光が入射すると光励起電荷が発生し、ＯＦＦ抵抗
を減少させる。この為半導体部への入射光を阻止する
為、第２図のように、更に絶縁膜１０を介して金属遮光
膜１１を付設しなければならなくなる。これは製造工程
を複雑にし、かつ歩留り低下の主原因ともなっている。
発明の目的 したがって、本発明はチャンネル部分のエッチングを確
実に防止するとともに、外部光入射時のＯＦＦ電流の増
加を小さくし、かつ良好なＴＦＴ特性を有するＴＦＴを
容易かつ確実に製造できる方法を提供することを目的と
するものである。
実に防止するとともに、外部光入射時のＯＦＦ電流の増
加を小さくし、かつ良好なＴＦＴ特性を有するＴＦＴを
容易かつ確実に製造できる方法を提供することを目的と
するものである。
発明の構成 本発明は、基板上にゲート電極とゲート絶縁膜を形成
し、前記ゲート絶縁膜上に、水素又はハロゲン族元素を
含有する炭化硅素の層を有する第１の半導体層を形成
し、前記第１の半導体層上に不純物がドープされた水素
又はハロゲン族元素を含有する硅素層よりなるオーミッ
ク接触用の第２の半導体層を形成し、前記第１，第２の
半導体層を選択的に除去し、前記第２の半導体層上にソ
ース，ドレイン電極を選択的に形成し、前記ソース，ド
レイン電極をマスクとして前記第１の半導体層上の前記
第２の半導体層を選択的に除去するとともに、前記ソー
ス，ドレイン電極間に前記第１の半導体層を残すことに
よりＴＦＴを製造するものである。
し、前記ゲート絶縁膜上に、水素又はハロゲン族元素を
含有する炭化硅素の層を有する第１の半導体層を形成
し、前記第１の半導体層上に不純物がドープされた水素
又はハロゲン族元素を含有する硅素層よりなるオーミッ
ク接触用の第２の半導体層を形成し、前記第１，第２の
半導体層を選択的に除去し、前記第２の半導体層上にソ
ース，ドレイン電極を選択的に形成し、前記ソース，ド
レイン電極をマスクとして前記第１の半導体層上の前記
第２の半導体層を選択的に除去するとともに、前記ソー
ス，ドレイン電極間に前記第１の半導体層を残すことに
よりＴＦＴを製造するものである。
実施例の説明 以下実施例を用いて図面とともに本発明を詳細に説明す
る。
る。
〔実施例１〕 第３図に第１の実施例を示す。本実施例の装置は以下の
ようにして製作された。先ずガラス等の基板１の１主面
上にＣｒを1000Åスパッタ蒸着し、ゲート２として残す
べき所望の部分を除いてエッチング除去する。次に本基
板をプラズマＣＶＤ装置中に設置し、これを所望の温度
に加熱後SiH4とＮＨ３を含むガスを導入してグロ放電分
解を行ない窒化シリコン膜３を0.2μm堆積し、一担プラ
ズマＣＶＤ装置中のガスを置換後、改めてSiH4とＣＨ４
を所望の混合比で導入しこのガス中でのグロー放電分解
により、aSi1-xCx：Ｈ膜２１を0.2μｍ堆積する。次い
でガス置換後改めてSiH4を導入しaSi：Ｈ膜２２を５０
０Å堆積後、SiH4とＰＨ３を導入して燐が0.5%ドープさ
れたn+aSi：Ｈ層２３を５００Å堆積した。次に上記工
程で堆積した半導体層の所望の領域を残し、他の部分を
プラズマエッチにより除去する。（この段階では層２
２，２３の部分領域２２′，２３′は残っている。） 次にＡｌを蒸着し、これをパターン出しして、ソース電
極６，ドレイン電極７を形成する。その後形成されたＡ
ｌ電極パターンを用いて、n+aSi：Ｈ及びaSi：Ｈの部分
領域２３′，２２′を弗硝酸混合液により除去すれば第
３図の構造が完成する。
ようにして製作された。先ずガラス等の基板１の１主面
上にＣｒを1000Åスパッタ蒸着し、ゲート２として残す
べき所望の部分を除いてエッチング除去する。次に本基
板をプラズマＣＶＤ装置中に設置し、これを所望の温度
に加熱後SiH4とＮＨ３を含むガスを導入してグロ放電分
解を行ない窒化シリコン膜３を0.2μm堆積し、一担プラ
ズマＣＶＤ装置中のガスを置換後、改めてSiH4とＣＨ４
を所望の混合比で導入しこのガス中でのグロー放電分解
により、aSi1-xCx：Ｈ膜２１を0.2μｍ堆積する。次い
でガス置換後改めてSiH4を導入しaSi：Ｈ膜２２を５０
０Å堆積後、SiH4とＰＨ３を導入して燐が0.5%ドープさ
れたn+aSi：Ｈ層２３を５００Å堆積した。次に上記工
程で堆積した半導体層の所望の領域を残し、他の部分を
プラズマエッチにより除去する。（この段階では層２
２，２３の部分領域２２′，２３′は残っている。） 次にＡｌを蒸着し、これをパターン出しして、ソース電
極６，ドレイン電極７を形成する。その後形成されたＡ
ｌ電極パターンを用いて、n+aSi：Ｈ及びaSi：Ｈの部分
領域２３′，２２′を弗硝酸混合液により除去すれば第
３図の構造が完成する。
上記工程に於て特長的なことは、aSi1-xCx膜２１が弗硝
酸液に対し強い耐性をもつ故に、aSi：Ｈ膜２３′，２
２′とのエッチングの選択性が大きい点にある。従って
第１図ｂで例示したように半導体層が除去されてしまう
ような不都合はなくなり、極めて選択性良くオーミック
接触を確保する為の層２２′，２３′を除去できる。
酸液に対し強い耐性をもつ故に、aSi：Ｈ膜２３′，２
２′とのエッチングの選択性が大きい点にある。従って
第１図ｂで例示したように半導体層が除去されてしまう
ような不都合はなくなり、極めて選択性良くオーミック
接触を確保する為の層２２′，２３′を除去できる。
さらに、上記工程は、ゲート絶縁膜である窒化シリコン
膜３上に、膜２１，２２，２３をガス置換のみで連続的
に堆積形成できるとともに、膜２１，２２，２３を同時
に選択的にエッチングして膜２１，２２，２３の積層パ
ターンを形成することができ、ＴＦＴ製造工程が複雑化
することはない。そして、ソース，ドレイン電極６，７
をマスクとして確実に部分領域２２′，２３′を除去す
るとともに、膜２１をソース，ドレイン電極６，７間に
残すことができ、このときの工程も何ら複雑化しない。
このように、本発明によれば、膜の積層堆積を有効に用
い、容易かつ確実に第３図のＴＦＴを製造することがで
き、工業的にも極めて好都合となる。
膜３上に、膜２１，２２，２３をガス置換のみで連続的
に堆積形成できるとともに、膜２１，２２，２３を同時
に選択的にエッチングして膜２１，２２，２３の積層パ
ターンを形成することができ、ＴＦＴ製造工程が複雑化
することはない。そして、ソース，ドレイン電極６，７
をマスクとして確実に部分領域２２′，２３′を除去す
るとともに、膜２１をソース，ドレイン電極６，７間に
残すことができ、このときの工程も何ら複雑化しない。
このように、本発明によれば、膜の積層堆積を有効に用
い、容易かつ確実に第３図のＴＦＴを製造することがで
き、工業的にも極めて好都合となる。
上記本実施例で導入したn+aSi：Ｈ層２３は、ソース
６，ドレイン７電極と半導体層２１〜２３とのオーミッ
ク接触を確保するためのものであり、真性層２２は、n+
aSi：Ｈの部分層２３′を除去した後、層２１の表面に
ｎ形不純物としてのＰが残存しない様十分に除去する為
に導入されている。
６，ドレイン７電極と半導体層２１〜２３とのオーミッ
ク接触を確保するためのものであり、真性層２２は、n+
aSi：Ｈの部分層２３′を除去した後、層２１の表面に
ｎ形不純物としてのＰが残存しない様十分に除去する為
に導入されている。
本実施例により製作したＴＦＴのドレイン電流ＩＤ対ゲ
ート電圧ＶＤ特性を第４図曲線ａ，ｂに示す。曲線ａは
外部光が入射しない暗時の特性であり、曲線ｂは3000Lx
の外光を照射した場合の特性である。
ート電圧ＶＤ特性を第４図曲線ａ，ｂに示す。曲線ａは
外部光が入射しない暗時の特性であり、曲線ｂは3000Lx
の外光を照射した場合の特性である。
又同図の曲線ｃ，ｄは前述の従来例の方法により製作し
たＴＦＴの暗時及び3000Lx照射時の特性であり比較の示
したものである。
たＴＦＴの暗時及び3000Lx照射時の特性であり比較の示
したものである。
本実施性により製作されたＴＦＴは、従来例のものに比
べ外部光が入射しない場合（曲線ａ，ｃ）に於ても、Ｏ
ＦＦ時(VG=0)の電流が小さく、ON/OFF電流比がより大き
くとれる。更に外光3000Lxの照射時に於て従来例ではＯ
ＦＦ電流が100nA程度に増加するのに比べ、本実施例で
はｐＡのオーダーである。外光入射時のＯＦＦ電流を小
さく保持する為に、従来例では第１図ａの構造に加え遮
光手段を施す必要があるが、本実施例のＴＦＴでは第３
図の構造のままで外光入射時に於ても使用可能である。
べ外部光が入射しない場合（曲線ａ，ｃ）に於ても、Ｏ
ＦＦ時(VG=0)の電流が小さく、ON/OFF電流比がより大き
くとれる。更に外光3000Lxの照射時に於て従来例ではＯ
ＦＦ電流が100nA程度に増加するのに比べ、本実施例で
はｐＡのオーダーである。外光入射時のＯＦＦ電流を小
さく保持する為に、従来例では第１図ａの構造に加え遮
光手段を施す必要があるが、本実施例のＴＦＴでは第３
図の構造のままで外光入射時に於ても使用可能である。
〔実施例２〕 第３図に示す前実施例と同様の方法により、前実施例の
層２２を省略したＴＦＴを製作した。光照射時のＯＦＦ
電流の増加を含め、電流，電圧特性の概略は前実施例と
実質上同程度であった。但し暗時のＯＦＦ電流のバラツ
キは前実施例に比べやや大きく、ＯＮ電流は前実施例よ
りやや小さかった。
層２２を省略したＴＦＴを製作した。光照射時のＯＦＦ
電流の増加を含め、電流，電圧特性の概略は前実施例と
実質上同程度であった。但し暗時のＯＦＦ電流のバラツ
キは前実施例に比べやや大きく、ＯＮ電流は前実施例よ
りやや小さかった。
〔実施例３〕 実施例１と同様の製法により、第３図の非晶質炭化硅素
層２１の組成ｘを変化させたＴＦＴを製作した。
層２１の組成ｘを変化させたＴＦＴを製作した。
従来例（組成ｘ＝０）に比べ組成ｘが１％で部分層２
３′，２２′の選択エッチングに明らかな優位性が認め
られると共に、ＯＦＦ時の光電流の低下も認められた。
３′，２２′の選択エッチングに明らかな優位性が認め
られると共に、ＯＦＦ時の光電流の低下も認められた。
一方ｘが７０％を越えると、ＴＦＴをオンするに要する
ゲート電圧が高くなり実用性が低下する。
ゲート電圧が高くなり実用性が低下する。
〔実施例４〕 第５図に第４の実施例の装置の断面図を示す。第１の実
施例と異る点は、窒化シリコン膜３を0.4μｍ堆積後、S
iH4のプラズマ分解によりa-Si：Ｈ層２４を0.3μｍ堆積
し、次いでSiH4とＣＨ４の分解により炭化硅素層２５を
５００Å堆積した。その後の工程は実施例１と同様であ
る。本実施例は、チャンネルとして良好なＴＦＴ特性を
得ることができるa-SiH：層２４を用いているととも
に、炭化硅素層２５の存在のため、部分層２３′，２
２′の完全選択除去が非常に容易であり、第１図ｂに例
示するソース・ドレイン間の半導体層が消失するような
問題はなくなった。更に炭化硅素層２５は光吸収性であ
るが、光導電性が小さいため、光照射時のＯＦＦ電流は
従来例に比べ減少した。
施例と異る点は、窒化シリコン膜３を0.4μｍ堆積後、S
iH4のプラズマ分解によりa-Si：Ｈ層２４を0.3μｍ堆積
し、次いでSiH4とＣＨ４の分解により炭化硅素層２５を
５００Å堆積した。その後の工程は実施例１と同様であ
る。本実施例は、チャンネルとして良好なＴＦＴ特性を
得ることができるa-SiH：層２４を用いているととも
に、炭化硅素層２５の存在のため、部分層２３′，２
２′の完全選択除去が非常に容易であり、第１図ｂに例
示するソース・ドレイン間の半導体層が消失するような
問題はなくなった。更に炭化硅素層２５は光吸収性であ
るが、光導電性が小さいため、光照射時のＯＦＦ電流は
従来例に比べ減少した。
以上の実施例で説明したＴＦＴの非晶質半導体aSi1-xCx
中の炭素組成ｘの分布を、絶縁体半導体界面からの距離
ｄの関数として第６図に示す。同図ａは実施例１の組成
分布を示したものであり、０≦ｄ≦d1間は一定組成ｘの
炭化硅素層，d1ｄd2間はｘ＝０のaSi：Ｈ，d2ｄ
d3間はn+ドープしたaSi：Ｈ層である。実施例２のＴ
ＦＴではd1ｄd2間のaSi：Ｈ層が省かれている。
中の炭素組成ｘの分布を、絶縁体半導体界面からの距離
ｄの関数として第６図に示す。同図ａは実施例１の組成
分布を示したものであり、０≦ｄ≦d1間は一定組成ｘの
炭化硅素層，d1ｄd2間はｘ＝０のaSi：Ｈ，d2ｄ
d3間はn+ドープしたaSi：Ｈ層である。実施例２のＴ
ＦＴではd1ｄd2間のaSi：Ｈ層が省かれている。
第６図ｂは実施例４のＴＦＴの組成分布を示す。０ｄ
d1間はaSi：Ｈ，d1ｄd2間はaSi1-xCx層，d2ｄ
d3間はaSi：Ｈ層，d3ｄd4間はn+ドープしたaSi：
Ｈ層である。
d1間はaSi：Ｈ，d1ｄd2間はaSi1-xCx層，d2ｄ
d3間はaSi：Ｈ層，d3ｄd4間はn+ドープしたaSi：
Ｈ層である。
特に実施例として説明はしなかったが、第６図と同様の
座標系を用いて第７図に例示する濃度分布及びその他の
分布も本発明の思想の１実施態様として考えられる。
座標系を用いて第７図に例示する濃度分布及びその他の
分布も本発明の思想の１実施態様として考えられる。
なお、以上説明した半導体層のうち、炭素を含有しない
非晶質シリコン層として、結晶化シリコンを用いても良
く、更に半導体中に含有される水素に代えハロゲン族が
用いられても良い。
非晶質シリコン層として、結晶化シリコンを用いても良
く、更に半導体中に含有される水素に代えハロゲン族が
用いられても良い。
発明の効果 以上のように、本発明は、ゲート電極上のゲート絶縁膜
上に、水素又はハロゲン族元素を含有する炭化硅素層を
形成し、さらにこの上にオーミック接触用の不純物がド
ープされた水素又はハロゲン族元素を含む硅素層を形成
し、これらの層を選択エッチングしたのち、硅素層上に
形成したソース，ドレイン電極をマスクとして両電極間
の不要な硅素層のみを選択的に除去するという方法であ
り、炭化硅素層と硅素層を容易に連続的に容易に堆積形
成でき、かつ電極マスクで容易かつ確実に硅素層を選択
的に完全除去することができる。そして、本発明によれ
ば、オーミック接触用のドープ層の選択的除去における
ＴＦＴのチャンネル部のエッチングを完全に防止できる
とともに、特別にしゃ光手段を構ずることなく、外部入
射光の光伝導によるOFF電流の増加の少ないＴＦＴを、
製造工程を複雑化することなく容易に製造することが可
能となる。したがって、本発明は、画像表示装置や画像
読取装置用スイッチング素子として十分なＯＮ／ＯＦＦ
電流比を有するＴＦＴ多数（104）を集積したＴＦＴ
アレーを、容易かつ歩留り良く得る上で工業的に大きく
寄与するものである。
上に、水素又はハロゲン族元素を含有する炭化硅素層を
形成し、さらにこの上にオーミック接触用の不純物がド
ープされた水素又はハロゲン族元素を含む硅素層を形成
し、これらの層を選択エッチングしたのち、硅素層上に
形成したソース，ドレイン電極をマスクとして両電極間
の不要な硅素層のみを選択的に除去するという方法であ
り、炭化硅素層と硅素層を容易に連続的に容易に堆積形
成でき、かつ電極マスクで容易かつ確実に硅素層を選択
的に完全除去することができる。そして、本発明によれ
ば、オーミック接触用のドープ層の選択的除去における
ＴＦＴのチャンネル部のエッチングを完全に防止できる
とともに、特別にしゃ光手段を構ずることなく、外部入
射光の光伝導によるOFF電流の増加の少ないＴＦＴを、
製造工程を複雑化することなく容易に製造することが可
能となる。したがって、本発明は、画像表示装置や画像
読取装置用スイッチング素子として十分なＯＮ／ＯＦＦ
電流比を有するＴＦＴ多数（104）を集積したＴＦＴ
アレーを、容易かつ歩留り良く得る上で工業的に大きく
寄与するものである。
第１図ａは従来例のＴＦＴ断面を示す図、第１図ｂは同
ＴＦＴのチャンネル部の部分拡大図で半導体の消失の模
様を模式的に示す図、第２図は外部光入射を防ぐための
遮光を施した従来例のＴＦＴ断面図、第３図は本発明の
第１の実施例のＴＦＴ断面図、第４図は本発明の一実施
例および遮光を施さない従来のＴＦＴの暗時及び3000Lx
照射時の静特性を示す図、第５図は本発明の他の実施例
のＴＦＴを示す断面図、第６図ａ，ｂ、第７図ａ，ｂは
ゲート絶縁膜・半導体界面（ｄ＝０）より非晶質aSi1-x
Cxの組成の分布の例を示す図である。 １……基板、２……ゲート電極、３……ゲート絶縁膜、
６，７……ソース・ドレイン電極、２１……非晶質炭化
硅素膜、２２……ノンドープaSi：Ｈ層、２３……n+ド
ープaSi：Ｈ層、２２′，２３′……aSi：Ｈの選択除去
領域、２４……aSi：Ｈ層、２５……非晶質炭化硅素
層。
ＴＦＴのチャンネル部の部分拡大図で半導体の消失の模
様を模式的に示す図、第２図は外部光入射を防ぐための
遮光を施した従来例のＴＦＴ断面図、第３図は本発明の
第１の実施例のＴＦＴ断面図、第４図は本発明の一実施
例および遮光を施さない従来のＴＦＴの暗時及び3000Lx
照射時の静特性を示す図、第５図は本発明の他の実施例
のＴＦＴを示す断面図、第６図ａ，ｂ、第７図ａ，ｂは
ゲート絶縁膜・半導体界面（ｄ＝０）より非晶質aSi1-x
Cxの組成の分布の例を示す図である。 １……基板、２……ゲート電極、３……ゲート絶縁膜、
６，７……ソース・ドレイン電極、２１……非晶質炭化
硅素膜、２２……ノンドープaSi：Ｈ層、２３……n+ド
ープaSi：Ｈ層、２２′，２３′……aSi：Ｈの選択除去
領域、２４……aSi：Ｈ層、２５……非晶質炭化硅素
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 郁典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 白井 繁信 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭58−112365（ＪＰ，Ａ) 特開 昭58−33872（ＪＰ，Ａ) 特開 昭58−18966（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上にゲート電極とゲート絶縁膜を形成
し、前記ゲート絶縁膜上に、水素又はハロゲン族元素を
含有する炭化硅素の層を有する第１の半導体層を形成
し、前記第１の半導体層上に不純物がドープされた水素
又はハロゲン族元素を含有する硅素層よりなるオーミッ
ク接触用の第２の半導体層を形成し、前記第１，第２の
半導体層を選択的に除去し、前記第２の半導体層上にソ
ース，ドレイン電極を選択的に形成し、前記ソース，ド
レイン電極をマスクとして前記第１の半導体層上の前記
第２の半導体層を選択的に除去するとともに、前記ソー
ス，ドレイン電極間に前記第１の半導体層を残すことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219817A JPH065681B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219817A JPH065681B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111472A JPS60111472A (ja) | 1985-06-17 |
| JPH065681B2 true JPH065681B2 (ja) | 1994-01-19 |
Family
ID=16741496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219817A Expired - Lifetime JPH065681B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065681B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615578A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 薄膜トランジスタ |
| JPH0683335B2 (ja) * | 1985-04-11 | 1994-10-19 | キヤノン株式会社 | 光電変換装置 |
| JPS61281555A (ja) * | 1985-06-07 | 1986-12-11 | Alps Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| FR2593327B1 (fr) * | 1986-01-23 | 1988-10-28 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces utilisant deux ou trois niveaux de masquage |
| JPS6412577A (en) * | 1987-07-06 | 1989-01-17 | Canon Kk | Thin film transistor |
| JPH0363930U (ja) * | 1989-10-25 | 1991-06-21 | ||
| JP5752446B2 (ja) * | 2010-03-15 | 2015-07-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818966A (ja) * | 1981-07-27 | 1983-02-03 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
| JPS5833872A (ja) * | 1981-08-24 | 1983-02-28 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
| JPS58112365A (ja) * | 1981-12-26 | 1983-07-04 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
-
1983
- 1983-11-22 JP JP58219817A patent/JPH065681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60111472A (ja) | 1985-06-17 |
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