JPS615578A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS615578A JPS615578A JP59126112A JP12611284A JPS615578A JP S615578 A JPS615578 A JP S615578A JP 59126112 A JP59126112 A JP 59126112A JP 12611284 A JP12611284 A JP 12611284A JP S615578 A JPS615578 A JP S615578A
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- JP
- Japan
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- thin film
- amorphous silicon
- film transistor
- layer
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本特許は非晶質シリコンを用いた薄膜トランジスタ特に
ＯＦＦ抵抗や高い非晶質シリコンを用いた薄膜トランジ
スタに関する。
ＯＦＦ抵抗や高い非晶質シリコンを用いた薄膜トランジ
スタに関する。
（従来技術とその問題点）
最近、パーソナルコンビーータや各種情報処理機器を小
型化することが望まれている。この中で最も小型化しに
くいものの１つにディスプレイがあげられる。現在ディ
スプレイの大部分はＣＲＴであるが、ＣＲＴは真空中で
電子線を電界等で制御して螢光体に照射し発光させるた
め、電子線を走査する部分だけ装置が厚くなり、小型化
が困難である。ディスプレイを小型化にすることを目的
とした液晶を用いた薄型のディスプレイの開発が注目さ
れている。この液晶ディスプレイは電極が付いた２枚の
ガラス板の間にｌＯミクロン厚程度の液晶をはさみ、２
枚のガラ大板についた走査電極によって液晶に電界を印
加し、液晶の動きを制御するために、真空中の電子の走
向を制御するＣ、ＢＴと比較して薄いディスプレイが可
能になる。しかし、液晶を動作させる場合１例えば電圧
平均化法では単純なＸＹマ） ＩＪクス動作では絵素数
が増加した時コントラストが低下する問題があった。こ
のコントラストの低下を解決する方法どして薄膜トラン
ジスタを用いたアクティブマトリクス動作法が研究され
ている。ここで用いられる薄膜材料′には多結晶８ｉや
テルル、非晶質シリコンなどを用いたものがあるが、低
温プロセスで低価格の基板が使えることや安定で量産し
やすいという特徴を有する非晶質シリコンが最も適して
いる。
型化することが望まれている。この中で最も小型化しに
くいものの１つにディスプレイがあげられる。現在ディ
スプレイの大部分はＣＲＴであるが、ＣＲＴは真空中で
電子線を電界等で制御して螢光体に照射し発光させるた
め、電子線を走査する部分だけ装置が厚くなり、小型化
が困難である。ディスプレイを小型化にすることを目的
とした液晶を用いた薄型のディスプレイの開発が注目さ
れている。この液晶ディスプレイは電極が付いた２枚の
ガラス板の間にｌＯミクロン厚程度の液晶をはさみ、２
枚のガラ大板についた走査電極によって液晶に電界を印
加し、液晶の動きを制御するために、真空中の電子の走
向を制御するＣ、ＢＴと比較して薄いディスプレイが可
能になる。しかし、液晶を動作させる場合１例えば電圧
平均化法では単純なＸＹマ） ＩＪクス動作では絵素数
が増加した時コントラストが低下する問題があった。こ
のコントラストの低下を解決する方法どして薄膜トラン
ジスタを用いたアクティブマトリクス動作法が研究され
ている。ここで用いられる薄膜材料′には多結晶８ｉや
テルル、非晶質シリコンなどを用いたものがあるが、低
温プロセスで低価格の基板が使えることや安定で量産し
やすいという特徴を有する非晶質シリコンが最も適して
いる。
非晶質シリコンを用いた薄膜トランジスタをこのような
平面ディスプレイに応用する場合１画素欠陥のないディ
、スプレィを得るためには薄膜トランジスタのＯＮ抵抗
とＯＦＦ抵抗の比が十分大きい薄膜トランジスタ素子が
大面積に均一に形成できることが必要となる。
平面ディスプレイに応用する場合１画素欠陥のないディ
、スプレィを得るためには薄膜トランジスタのＯＮ抵抗
とＯＦＦ抵抗の比が十分大きい薄膜トランジスタ素子が
大面積に均一に形成できることが必要となる。
従来の薄膜トランジスタは第１図にその構造を示す様に
ゲート金属が付いたガラス等の絶縁性基板上にプラズマ
ＣＶＤ法を用いて例えば窒化シリコン層、 ｎ−非晶質
シリコン層、りん等を０．１〜１％ドープしたｎ子弁晶
質シリコン層を形成し。
ゲート金属が付いたガラス等の絶縁性基板上にプラズマ
ＣＶＤ法を用いて例えば窒化シリコン層、 ｎ−非晶質
シリコン層、りん等を０．１〜１％ドープしたｎ子弁晶
質シリコン層を形成し。
その後ソース−ドレイン電極を形成した後、ゲート金属
上のｎ子弁晶質シリコン層をエツチングして薄膜トラン
ジスタを作製していた。また最後に表面の安定化を計る
ためや遮光膜を設置するために窒化シリコン等のベッシ
ベーシｌン用絶縁層を形成する。しかし、このｎ子弁晶
質シリコン層を工、チングする工程や窒化シリコン等の
パッジベージ目ン膜を形成する時にｎ−非晶質シリコン
層表面の抵、抗値が減少し、薄膜トランジスタのＯＦＦ
抵抗が小さくなり、平面ディスプレイにした時に画像欠
陥となって歩どまり低下の原因となりていた。
上のｎ子弁晶質シリコン層をエツチングして薄膜トラン
ジスタを作製していた。また最後に表面の安定化を計る
ためや遮光膜を設置するために窒化シリコン等のベッシ
ベーシｌン用絶縁層を形成する。しかし、このｎ子弁晶
質シリコン層を工、チングする工程や窒化シリコン等の
パッジベージ目ン膜を形成する時にｎ−非晶質シリコン
層表面の抵、抗値が減少し、薄膜トランジスタのＯＦＦ
抵抗が小さくなり、平面ディスプレイにした時に画像欠
陥となって歩どまり低下の原因となりていた。
（発明の目的）
本発明はこのような従来の欠点を除去せしめてＯＦＦ抵
抗の高い薄膜トランジスタを提供することにある。
抗の高い薄膜トランジスタを提供することにある。
（発明の構成）
本発明によれば絶縁性基板上にゲート金属、ゲート絶縁
膜非晶質シリコンを基体とした半導体層とオーミック層
、ソース・ドレイン電極からなる積層構造薄膜トランジ
スタにおいて前記半導体層の１部に１％以上７０チ未満
の炭素、窒素及び酸素の少なくとも一つ以上の元素を含
ませてなることを特徴とする薄膜トランジスタが得られ
る、（発明の概要） 本発明は上述の構成をとることにより従来のような薄膜
トランジスタのＯＦＦ抵抗が小さくなることを解決した
。すなわち従来構造におけるＯＦＦ抵抗低下の原因は抵
抗率１０’−１０’Ω１のｎ−非晶質シリコン層がドラ
イエツチング時のプラズマ損傷を受けることや表面汚染
によって抵抗率が１桁から２桁程度小さくなってしまっ
たことと考えられるが１本発明ではれ一非晶質シリコン
層内に抵抗率の大きい酸素、窒素や炭素の少なくとも１
つ以上の元素を含んだ非晶質シリコン合金を設けること
によりドライエツチングや汚染等により表面の抵抗率が
小さくなったとしても十分な抵抗率を保持させることが
できるようにした。この時、上記元°素は１チ以上の濃
度で非晶質シリコン内に混入させることが抵抗率を高め
る上で必要であり、デバイス動作時のキャリアの走向を
考慮すると７０チ以下の濃度で非晶質シリコンとの合金
化をおさえる必要がある。このようにすることにより、
薄膜トランジスタのＯＦＦ抵抗を安定的に大きくするこ
とができ、薄膜トランジスタを多数使用したディスプレ
イの歩どまりを向上させることができる。また別の効果
として、上記元素が含まれている非晶質トリコンはエツ
チング速度が比較的遅く非晶質シリコンとのエツチング
速度差を利用して均一性良くｎ＋非晶質シリコン層をエ
ツチングすることができる。これはＯＦＦ抵抗の高い薄
膜トランジスタが再現性良く得られるもう一つの理由で
ある。
膜非晶質シリコンを基体とした半導体層とオーミック層
、ソース・ドレイン電極からなる積層構造薄膜トランジ
スタにおいて前記半導体層の１部に１％以上７０チ未満
の炭素、窒素及び酸素の少なくとも一つ以上の元素を含
ませてなることを特徴とする薄膜トランジスタが得られ
る、（発明の概要） 本発明は上述の構成をとることにより従来のような薄膜
トランジスタのＯＦＦ抵抗が小さくなることを解決した
。すなわち従来構造におけるＯＦＦ抵抗低下の原因は抵
抗率１０’−１０’Ω１のｎ−非晶質シリコン層がドラ
イエツチング時のプラズマ損傷を受けることや表面汚染
によって抵抗率が１桁から２桁程度小さくなってしまっ
たことと考えられるが１本発明ではれ一非晶質シリコン
層内に抵抗率の大きい酸素、窒素や炭素の少なくとも１
つ以上の元素を含んだ非晶質シリコン合金を設けること
によりドライエツチングや汚染等により表面の抵抗率が
小さくなったとしても十分な抵抗率を保持させることが
できるようにした。この時、上記元°素は１チ以上の濃
度で非晶質シリコン内に混入させることが抵抗率を高め
る上で必要であり、デバイス動作時のキャリアの走向を
考慮すると７０チ以下の濃度で非晶質シリコンとの合金
化をおさえる必要がある。このようにすることにより、
薄膜トランジスタのＯＦＦ抵抗を安定的に大きくするこ
とができ、薄膜トランジスタを多数使用したディスプレ
イの歩どまりを向上させることができる。また別の効果
として、上記元素が含まれている非晶質トリコンはエツ
チング速度が比較的遅く非晶質シリコンとのエツチング
速度差を利用して均一性良くｎ＋非晶質シリコン層をエ
ツチングすることができる。これはＯＦＦ抵抗の高い薄
膜トランジスタが再現性良く得られるもう一つの理由で
ある。
本発明においては、ｎ−非晶質シリコン層に炭素、窒素
又は酸素を含んだ非晶質シリコン層を設けることでＯＦ
Ｆ抵抗の高い薄膜トランジスタを得、ることができる。
又は酸素を含んだ非晶質シリコン層を設けることでＯＦ
Ｆ抵抗の高い薄膜トランジスタを得、ることができる。
（実施例）
以下５本発明の実栴例について図面を参照して説明する
。第２図は本発明あ実施例を示す断面図である。ガラス
基板１上にゲート金属であるクロム電極２を１０００＾
真空蒸着し、フォトリウグラフィにより幅２０μｍに加
工する。続いてシランガスとアンモニアガスの混合ガス
をプラズマＣＶＤ装置を用いグロー放電分解して窒化シ
リコン層３を３０００＾形成し５次にシランガスのグロ
ー放電分解によりｎ−非晶質シリコン層４を１００ＯＡ
、シランガスにメタンガスを４０チ混合したガスをグロ
ー放電分解してｎ−非晶質３ｉ、０ｌ−ｘ（＊ −’ｏ
、ｏｓ ）層５を１５００＾、シランにホスフィンを１
０００ ｐ％混合したガスをグロー放電分解してｎ＋非
非晶質シロ３フ レイン電極７であるモリブデンを２０００λ形成し。
。第２図は本発明あ実施例を示す断面図である。ガラス
基板１上にゲート金属であるクロム電極２を１０００＾
真空蒸着し、フォトリウグラフィにより幅２０μｍに加
工する。続いてシランガスとアンモニアガスの混合ガス
をプラズマＣＶＤ装置を用いグロー放電分解して窒化シ
リコン層３を３０００＾形成し５次にシランガスのグロ
ー放電分解によりｎ−非晶質シリコン層４を１００ＯＡ
、シランガスにメタンガスを４０チ混合したガスをグロ
ー放電分解してｎ−非晶質３ｉ、０ｌ−ｘ（＊ −’ｏ
、ｏｓ ）層５を１５００＾、シランにホスフィンを１
０００ ｐ％混合したガスをグロー放電分解してｎ＋非
非晶質シロ３フ レイン電極７であるモリブデンを２０００λ形成し。
ＣＦ，を用いたドライエツチングにより、ゲート長が１
００μｍ，ゲート幅が１０μｍになるようにソース・ド
レイン電極およびｎ子弁晶質シリコンをエツチングし、
トランジスタ構造とする．さらに表面安定のために窒化
シリコン等の絶縁物をパッジベージ日ン膜として被覆す
る。ここでは非晶質シリコンの高抵抗化に炭素元素を混
入する方法としてシランとメタンの混合ガスを用いてい
るが、他の炭素を含むガス例えばエタン会プロパン等の
ガスを原料ガスとして用いたとしても有効に作用する．
また酸素、あるいは窒素を非晶質シリコン内に混合する
場合には，酸素ガス、炭酸ガス、Ｎ，０ガス、ＮＯ，ガ
スあるいは窒素ガス、アンモニアガスを原料ガスとして
用いれば艮い。
００μｍ，ゲート幅が１０μｍになるようにソース・ド
レイン電極およびｎ子弁晶質シリコンをエツチングし、
トランジスタ構造とする．さらに表面安定のために窒化
シリコン等の絶縁物をパッジベージ日ン膜として被覆す
る。ここでは非晶質シリコンの高抵抗化に炭素元素を混
入する方法としてシランとメタンの混合ガスを用いてい
るが、他の炭素を含むガス例えばエタン会プロパン等の
ガスを原料ガスとして用いたとしても有効に作用する．
また酸素、あるいは窒素を非晶質シリコン内に混合する
場合には，酸素ガス、炭酸ガス、Ｎ，０ガス、ＮＯ，ガ
スあるいは窒素ガス、アンモニアガスを原料ガスとして
用いれば艮い。
（発明の効果）
この薄膜トランジスタを用いて１２８Ｘ６４素子の液晶
駆動用薄膜トランジスタアレイを試作してその静特性を
評価した．その結果ゲート電圧１５Ｖ、ソース・ドレイ
ン間鴫圧１５ｖでの平均ＯＮ電流は１、２ Ｘ１Ｏ−ｓ
Ａ， 平均０ＦＦ１［、ｉＧｔ １．６ ＸＩＯ”−”
Ａ テあり１画像欠陥の恐れのあるｌＸｌｏＡ以上の
ＯＦＦ電流が流れる素子は全体の０．５チ 以下におさ
えることができた。これに対し、従来の薄膜トランジス
タを用いた場合には平均ＯＮ鑞流３．４×１Ｏ−５Ａ．
平均ＯＦＦ電流２．３ Ｘ １０−”Ａ であり、平
均的なＯＮ ０ＦＩＳ比は十分あるものの、ＯＦＦ’電
流１０ １０Å以上の素子が全体の４チ含まれていた．
このように本発明によって０ＦＦ−ｔｌ流の小さい薄膜
トランジスタを安定的に製造できることが明らかになつ
た．
１
駆動用薄膜トランジスタアレイを試作してその静特性を
評価した．その結果ゲート電圧１５Ｖ、ソース・ドレイ
ン間鴫圧１５ｖでの平均ＯＮ電流は１、２ Ｘ１Ｏ−ｓ
Ａ， 平均０ＦＦ１［、ｉＧｔ １．６ ＸＩＯ”−”
Ａ テあり１画像欠陥の恐れのあるｌＸｌｏＡ以上の
ＯＦＦ電流が流れる素子は全体の０．５チ 以下におさ
えることができた。これに対し、従来の薄膜トランジス
タを用いた場合には平均ＯＮ鑞流３．４×１Ｏ−５Ａ．
平均ＯＦＦ電流２．３ Ｘ １０−”Ａ であり、平
均的なＯＮ ０ＦＩＳ比は十分あるものの、ＯＦＦ’電
流１０ １０Å以上の素子が全体の４チ含まれていた．
このように本発明によって０ＦＦ−ｔｌ流の小さい薄膜
トランジスタを安定的に製造できることが明らかになつ
た．
１
第１図は従来の薄膜トランジスタの断面図、第２図は本
発明の一実施例を説明するための薄膜トランジスタの断
面図である。 ｌ・・・絶縁性基板，２・・・ゲート電極，３・・・絶
縁体層、４・・・ｎ−非晶質シリコン半導体層， ５・
・・炭素を含む非晶質シリコン半導体層、６・・・ｎ子
弁晶質シリコン半導体層、７・・・ソース電極，８・−
・ドレインｇＬ ９・・・パッシベイション膜。
発明の一実施例を説明するための薄膜トランジスタの断
面図である。 ｌ・・・絶縁性基板，２・・・ゲート電極，３・・・絶
縁体層、４・・・ｎ−非晶質シリコン半導体層， ５・
・・炭素を含む非晶質シリコン半導体層、６・・・ｎ子
弁晶質シリコン半導体層、７・・・ソース電極，８・−
・ドレインｇＬ ９・・・パッシベイション膜。
Claims (1)
- 絶縁性基板上にゲート金属、ゲート絶縁膜、非晶質シ
リコンを基体とした半導体層、オーミック層、ソース・
ドレイン電極からなる積層構造薄膜トランジスタにおい
て、前記半導体層の１部に１％以上７０％未満の炭素、
窒素又は酸素の少なくとも一つ以上の原素を含ませてな
ることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126112A JPS615578A (ja) | 1984-06-19 | 1984-06-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126112A JPS615578A (ja) | 1984-06-19 | 1984-06-19 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615578A true JPS615578A (ja) | 1986-01-11 |
Family
ID=14926924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126112A Pending JPS615578A (ja) | 1984-06-19 | 1984-06-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615578A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
| JPH0783526A (ja) * | 1993-09-13 | 1995-03-28 | Hitachi Ltd | 圧縮式冷凍機 |
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| WO2008126878A1 (en) * | 2007-04-10 | 2008-10-23 | Fujifilm Corporation | Organic electroluminescence display device |
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| JPS58199564A (ja) * | 1982-05-17 | 1983-11-19 | Canon Inc | 半導体素子 |
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-
1984
- 1984-06-19 JP JP59126112A patent/JPS615578A/ja active Pending
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