JPH0656840B2 - 半導体装置における電極の引出し方法 - Google Patents
半導体装置における電極の引出し方法Info
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- JPH0656840B2 JPH0656840B2 JP59081863A JP8186384A JPH0656840B2 JP H0656840 B2 JPH0656840 B2 JP H0656840B2 JP 59081863 A JP59081863 A JP 59081863A JP 8186384 A JP8186384 A JP 8186384A JP H0656840 B2 JPH0656840 B2 JP H0656840B2
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- Japan
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- film
- region
- impurity
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、バイポーラ型の半導体装置における電極の
引出し技術、特に、電極を引き出すべき半導体領域と、
それに隣り合う他の領域とを自己整合的に形成する上で
有効な技術に関するものである。
引出し技術、特に、電極を引き出すべき半導体領域と、
それに隣り合う他の領域とを自己整合的に形成する上で
有効な技術に関するものである。
［背景技術］ パターンの最小加工寸法がたとえばサブミクロンオーダ
であるような半導体装置になると、各パターン自体を高
精度に加工することのみでなく、各パターンに関連（接
続）する領域とそれに隣り合う領域とを自己整合的に形
成することが、素子の電気的特性を高性能化する上で重
要となる。
であるような半導体装置になると、各パターン自体を高
精度に加工することのみでなく、各パターンに関連（接
続）する領域とそれに隣り合う領域とを自己整合的に形
成することが、素子の電気的特性を高性能化する上で重
要となる。
その点を具体例を挙げて説明する。たとえばバイポーラ
型の半導体装置において、ベース抵抗ｒbb′の低減と、
接合のシャロー化とを両立させる上で有効な技術とし
て、グラフトベース領域をもつトランジスタ構造、すな
わち、素子形成領域内に表面からエミッタ領域、（真
性）ベース領域、コレクタ領域の順に配置され、しかも
前記エミッタ領域の周囲に前記ベース領域よりも不純物
濃度が高いグラフトベース領域を備えた構造が知られて
いる（たとえば、太田邦一：超ＬＳＩ入門、オーム社、
特にｐ82〜87参照）。このものでは、エミッタ領域とそ
の周囲のグラフトベース領域との配置が大事であると考
えられる。これは両者間の距離が小さすぎると、エミッ
タ領域とベース領域間の耐圧劣化の問題を生じるし、一
方大きすぎると、ベース抵抗が増大するという問題を生
じるからである。
型の半導体装置において、ベース抵抗ｒbb′の低減と、
接合のシャロー化とを両立させる上で有効な技術とし
て、グラフトベース領域をもつトランジスタ構造、すな
わち、素子形成領域内に表面からエミッタ領域、（真
性）ベース領域、コレクタ領域の順に配置され、しかも
前記エミッタ領域の周囲に前記ベース領域よりも不純物
濃度が高いグラフトベース領域を備えた構造が知られて
いる（たとえば、太田邦一：超ＬＳＩ入門、オーム社、
特にｐ82〜87参照）。このものでは、エミッタ領域とそ
の周囲のグラフトベース領域との配置が大事であると考
えられる。これは両者間の距離が小さすぎると、エミッ
タ領域とベース領域間の耐圧劣化の問題を生じるし、一
方大きすぎると、ベース抵抗が増大するという問題を生
じるからである。
［発明の目的］ この発明の目的は、バイポーラ型の半導体装置におい
て、少なくともグラフトベースから多結晶シリコン膜を
通してベース電極を引き出すに際して、電極引出し用多
結晶シリコンパターンの一端部を正確に位置規制するこ
とができる製造技術を提供することにある。
て、少なくともグラフトベースから多結晶シリコン膜を
通してベース電極を引き出すに際して、電極引出し用多
結晶シリコンパターンの一端部を正確に位置規制するこ
とができる製造技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
は、この明細書の記述および添付図面から明らかになる
であろう。
［本発明の概要］ この出願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。
の概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体の表面の電気的に分離された素子
形成領域内に、表面からエミッタ、ベース、コレクタの
順に配置され、かつ前記エミッタの周囲に前記ベースよ
りも不純物濃度が高いグラフトベースを有するバイポー
ラ型の半導体装置において、少なくとも前記グラフトベ
ースから多結晶シリコン膜を遠してベース電極を引き出
すに際し、 半島体基体の表面を被う絶縁膜上に形成した、不純物を
含有する多結晶シリコン膜の一端を前記絶縁膜に形成し
た開口の端部に位置させた後、前記開口を通して前記半
導体の表面に不純物を導入することによって、前記グラ
フトベースを形成する工程と、 前記不純物を含有する多結晶シリコン膜および前記開口
を含む前記半導体基体の表面を、ノンドープの多結晶シ
リコン層で被った後、前記不純物を含有する多結晶シリ
コン膜および前記グラフトベースからその上を被う前記
ノンドープの多結晶シリコン層に不純物を拡散させるた
めにアニールする工程と、 不純物の濃度差によるエッチングレートの違いを利用
し、前記多結晶シリコン層のノンドープ部分を選択的に
除いた後、部分的に残った前記多結晶シリコン層の高不
純物濃度部分の表面に酸化膜を形成することによって、
前記高不純物濃度部分を電気的に孤立させ、ベースの引
出し用電極を形成する工程と、 を具備するものである。
形成領域内に、表面からエミッタ、ベース、コレクタの
順に配置され、かつ前記エミッタの周囲に前記ベースよ
りも不純物濃度が高いグラフトベースを有するバイポー
ラ型の半導体装置において、少なくとも前記グラフトベ
ースから多結晶シリコン膜を遠してベース電極を引き出
すに際し、 半島体基体の表面を被う絶縁膜上に形成した、不純物を
含有する多結晶シリコン膜の一端を前記絶縁膜に形成し
た開口の端部に位置させた後、前記開口を通して前記半
導体の表面に不純物を導入することによって、前記グラ
フトベースを形成する工程と、 前記不純物を含有する多結晶シリコン膜および前記開口
を含む前記半導体基体の表面を、ノンドープの多結晶シ
リコン層で被った後、前記不純物を含有する多結晶シリ
コン膜および前記グラフトベースからその上を被う前記
ノンドープの多結晶シリコン層に不純物を拡散させるた
めにアニールする工程と、 不純物の濃度差によるエッチングレートの違いを利用
し、前記多結晶シリコン層のノンドープ部分を選択的に
除いた後、部分的に残った前記多結晶シリコン層の高不
純物濃度部分の表面に酸化膜を形成することによって、
前記高不純物濃度部分を電気的に孤立させ、ベースの引
出し用電極を形成する工程と、 を具備するものである。
［実施例１］ 実施例１はグラフトベース構造のトランジスタを含むバ
イポーラ型の半導体装置への適用例であり、第１図〜第
１１図はその工程を示す断面図である。
イポーラ型の半導体装置への適用例であり、第１図〜第
１１図はその工程を示す断面図である。
（第１図を参照して） シリコン半導体基体１はエピタキシャル成長用のＰ型シ
リコン半導体基板２と、この基板２上にエピタキシャル
成長された、厚さ１〜２μｍ程度のＮ−型のシリコン半
導体層３とを有する。なお、４はＮ＋型の埋込み層、５
はＰ＋型のチャンネルストッパである。
リコン半導体基板２と、この基板２上にエピタキシャル
成長された、厚さ１〜２μｍ程度のＮ−型のシリコン半
導体層３とを有する。なお、４はＮ＋型の埋込み層、５
はＰ＋型のチャンネルストッパである。
このような半導体基体１の半導体層３の表面に選択酸化
技術によって素子間分離用の膜厚１μｍ以上の厚い酸化
膜６を形成し、ついで、Ｎ＋型のコレクタコンタクト領
域７および熱酸化によって薄い酸化膜８を形成する。第
１図は、この後窒化シリコン(Ｓｉ３Ｎ４)膜９、ノンド
ープの多結晶シリコン膜１０、酸化(ＳｉＯ２)膜１１、
窒化シリコン膜１２を順次形成した状態を示す。これら
の積層膜のうち、多結晶シリコン膜１０上の酸化膜(11)
は膜１０の表面の熱酸化によるが、他の窒化シリコン膜
９、多結晶シリコン膜１０および窒化シリコン膜１２は
すべてＣＶＤ(気相化学反応)法による。なお、酸化膜
８，１１は窒化シリコンとシリコンとが直接接すること
によって生ずる熱的ストレス低減のための膜である。
技術によって素子間分離用の膜厚１μｍ以上の厚い酸化
膜６を形成し、ついで、Ｎ＋型のコレクタコンタクト領
域７および熱酸化によって薄い酸化膜８を形成する。第
１図は、この後窒化シリコン(Ｓｉ３Ｎ４)膜９、ノンド
ープの多結晶シリコン膜１０、酸化(ＳｉＯ２)膜１１、
窒化シリコン膜１２を順次形成した状態を示す。これら
の積層膜のうち、多結晶シリコン膜１０上の酸化膜(11)
は膜１０の表面の熱酸化によるが、他の窒化シリコン膜
９、多結晶シリコン膜１０および窒化シリコン膜１２は
すべてＣＶＤ(気相化学反応)法による。なお、酸化膜
８，１１は窒化シリコンとシリコンとが直接接すること
によって生ずる熱的ストレス低減のための膜である。
（第２図を参照して） 次に、ホトリソグラフィ技術によって最上層の窒化シリ
コン膜１２をパターニングし、グラフトベース領域と真
性ベース領域とからなるベース領域およびエミッタ領域
を形成すべき部分のみを被う長方形のパターン１２０を
得る。そして、窒化シリコンからなるパターン１２０を
マスクとして、イオン打込み法によって、多結晶シリコ
ン膜１０中に選択的にボロンを導入する。これにより、
多結晶シリコン膜１０は、パターン１２０下のノンドー
プの部分１００と、Ｐ型不純物であるボロンを高濃度に
含有する不純物含有部分１０１とを有することになる。
ここで、高濃度とは部分１００と１０１との間に選択エ
ッチング性が生ずるような高い不純物濃度をいい、たと
えばボロンドープ量１０１９／cm3程度以上をいう。こ
の点は、以下においても同様である。なお、多結晶シリ
コン膜１０中へボロンをイオン打込みする際、下層の窒
化シリコン膜９をイオン打込みに対するマスクあるいは
ストッパとして、また上層の酸化膜１１はイオン打込み
による物理的ダメージ防止用としてそれぞれ機能する。
コン膜１２をパターニングし、グラフトベース領域と真
性ベース領域とからなるベース領域およびエミッタ領域
を形成すべき部分のみを被う長方形のパターン１２０を
得る。そして、窒化シリコンからなるパターン１２０を
マスクとして、イオン打込み法によって、多結晶シリコ
ン膜１０中に選択的にボロンを導入する。これにより、
多結晶シリコン膜１０は、パターン１２０下のノンドー
プの部分１００と、Ｐ型不純物であるボロンを高濃度に
含有する不純物含有部分１０１とを有することになる。
ここで、高濃度とは部分１００と１０１との間に選択エ
ッチング性が生ずるような高い不純物濃度をいい、たと
えばボロンドープ量１０１９／cm3程度以上をいう。こ
の点は、以下においても同様である。なお、多結晶シリ
コン膜１０中へボロンをイオン打込みする際、下層の窒
化シリコン膜９をイオン打込みに対するマスクあるいは
ストッパとして、また上層の酸化膜１１はイオン打込み
による物理的ダメージ防止用としてそれぞれ機能する。
（第３図を参照して） 多結晶シリコン膜１０中へのボロンの導入後、前記イオ
ン打込みに対するマスクとして用いたパターン１２０
を、そのまま酸化膜１１のエッチング用マスクとして用
いて酸化膜１１をエッチングし、サイドエッチングされ
た酸化膜のパターン１１０を得る。この場合、酸化膜１
１のエッチングには等方性のウェットエッチング、たと
えばふっ酸とふっ化アンモニウムの混合エッチング液を
用いる方法による。次に、マスクとして用いた前記窒化
シリコンからなるパターン１２０を、熱リン酸によって
エッチングし除去した後、ヒドラジンによって多結晶シ
リコン膜１０をエッチング処理する。ヒドラジンによる
エッチングレートは、ボロンを1019／cm3ドープされた
多結晶シリコンを１とすると、ノンドープ多結晶シリコ
ンは10〜20であり、選択比が大きい。窒化シリコン膜パ
ターン１２０より周辺のサイドエッチ分だけ小さい長方
形状の酸化膜パターン１１０からノンドープ部分の１０
０の周囲は枠状に露出している。これはパターン１２０
をマスクとしてボロンをイオン打込みしているからであ
る。エッチングによって、上述のノンドープ部分１００
の周囲の露出部分が除かれるとともに、パターン１１０
下のノンドープ部分１００の周囲がサイドエッチによっ
て除かれる。不純物含有部分１０１はほとんどエッチさ
れない。これによって、多結晶シリコン膜１０には、上
面から見て長方形状のノンドープ部分１００の残存部の
周囲に枠状の開口１３が形成される。この場合、開口１
３の外周端は多結晶シリコンの選択エッチング性によっ
て部分１０１と１００との境目に位置し、また内周端は
前記ヒドラジンによるサイドエッチング量によって規制
される箇所となる。開口１３の幅は、たとえば 0.5μｍ
程度である。
ン打込みに対するマスクとして用いたパターン１２０
を、そのまま酸化膜１１のエッチング用マスクとして用
いて酸化膜１１をエッチングし、サイドエッチングされ
た酸化膜のパターン１１０を得る。この場合、酸化膜１
１のエッチングには等方性のウェットエッチング、たと
えばふっ酸とふっ化アンモニウムの混合エッチング液を
用いる方法による。次に、マスクとして用いた前記窒化
シリコンからなるパターン１２０を、熱リン酸によって
エッチングし除去した後、ヒドラジンによって多結晶シ
リコン膜１０をエッチング処理する。ヒドラジンによる
エッチングレートは、ボロンを1019／cm3ドープされた
多結晶シリコンを１とすると、ノンドープ多結晶シリコ
ンは10〜20であり、選択比が大きい。窒化シリコン膜パ
ターン１２０より周辺のサイドエッチ分だけ小さい長方
形状の酸化膜パターン１１０からノンドープ部分の１０
０の周囲は枠状に露出している。これはパターン１２０
をマスクとしてボロンをイオン打込みしているからであ
る。エッチングによって、上述のノンドープ部分１００
の周囲の露出部分が除かれるとともに、パターン１１０
下のノンドープ部分１００の周囲がサイドエッチによっ
て除かれる。不純物含有部分１０１はほとんどエッチさ
れない。これによって、多結晶シリコン膜１０には、上
面から見て長方形状のノンドープ部分１００の残存部の
周囲に枠状の開口１３が形成される。この場合、開口１
３の外周端は多結晶シリコンの選択エッチング性によっ
て部分１０１と１００との境目に位置し、また内周端は
前記ヒドラジンによるサイドエッチング量によって規制
される箇所となる。開口１３の幅は、たとえば 0.5μｍ
程度である。
（第４図を参照して） 次に、マスクとして用いた酸化膜パターン１１０をふっ
酸とふっ化アンモニウムの混合エッチング液によって除
去してから、部分的な多結晶シリコン１００，１０１を
マスクとして熱リン酸によって窒化シリコン膜９をエッ
チング処理する。これによって、窒化シリコン膜９に
も、前記開口１３と同様の開口１３０が形成される。
酸とふっ化アンモニウムの混合エッチング液によって除
去してから、部分的な多結晶シリコン１００，１０１を
マスクとして熱リン酸によって窒化シリコン膜９をエッ
チング処理する。これによって、窒化シリコン膜９に
も、前記開口１３と同様の開口１３０が形成される。
（第５図を参照して） 開口１３０を形成した後、ノンドープの多結晶シリコン
部分１００をヒドラジンによってエッチングしてから、
ホトレジストパターン１４を用いた通常のホトリソグラ
フィ技術によって、基体１上に残存する多結晶シリコン
膜１０（不純物含有多結晶シリコン１０１）を選択的に
エッチングする。これにより、多結晶シリコン膜１０
は、グラフトベース領域と真性ベース領域とからなるベ
ース領域およびエミッタ領域を形成すべき領域１５上の
部分１０１１と、厚い酸化膜６上でコレクタコンタクト
領域７とは反対側に延びる部分１０１２とに残存するの
みである。なお、ノンドープの多結晶シリコン部分１０
０のエッチングには、不純物の有無になる多結晶シリコ
ンの選択エッチング性から何らマスクを必要としない。
部分１００をヒドラジンによってエッチングしてから、
ホトレジストパターン１４を用いた通常のホトリソグラ
フィ技術によって、基体１上に残存する多結晶シリコン
膜１０（不純物含有多結晶シリコン１０１）を選択的に
エッチングする。これにより、多結晶シリコン膜１０
は、グラフトベース領域と真性ベース領域とからなるベ
ース領域およびエミッタ領域を形成すべき領域１５上の
部分１０１１と、厚い酸化膜６上でコレクタコンタクト
領域７とは反対側に延びる部分１０１２とに残存するの
みである。なお、ノンドープの多結晶シリコン部分１０
０のエッチングには、不純物の有無になる多結晶シリコ
ンの選択エッチング性から何らマスクを必要としない。
（第６図を参照して） そこで次に、ホトレジストパターン１４を除去した後、
前記開口１３０を通して窒化シリコン膜をマスクとして
ボロンをイオン打込みすることによって、Ｐ＋型の不純
物濃度１０２０〜１０２１／cm3という高濃度な半導体
領域１６を形成する。この場合、イオン打込みすべき部
分の表面を清浄化するため、開口１３０部分の薄い酸化
膜８を除去し、新たなより薄い酸化膜（図示せず）を形
成してからイオン打込みをするのが良い。なお、高濃度
な領域１６はグラフトベース領域を構成することにな
る。
前記開口１３０を通して窒化シリコン膜をマスクとして
ボロンをイオン打込みすることによって、Ｐ＋型の不純
物濃度１０２０〜１０２１／cm3という高濃度な半導体
領域１６を形成する。この場合、イオン打込みすべき部
分の表面を清浄化するため、開口１３０部分の薄い酸化
膜８を除去し、新たなより薄い酸化膜（図示せず）を形
成してからイオン打込みをするのが良い。なお、高濃度
な領域１６はグラフトベース領域を構成することにな
る。
（第７図を参照して） このようなイオン打込み後、ボロン含有の部分的な多結
晶シリコン膜１０および開口１３０を含む基体１の表面
全体を、ＣＶＤ法によるノンドープの多結晶シリコン層
１７によって被う。そして、基体１を乾燥窒素ガス雰囲
気中でアニールすることにより、ボロンを含む部分的な
下方の多結晶シリコン膜１０およびＰ＋型の領域１６か
ら上方の多結晶シリコン層１７に対しＰ型不純物のボロ
ンを拡散させる。この拡散長さは正確に制御できる。こ
の結果、上方の多結晶シリコン層１７は、前記下方の多
結晶シリコン膜１０およびＰ＋型領域１６の近傍に位置
する不純物濃度１０１９／cm3のボロン含有部分１７１
と、ボロンを含有しないノンドープ部分１７０とに分れ
ることになる。半導体領領域１６の不純物濃度も１０
１９／cm3程度になる。
晶シリコン膜１０および開口１３０を含む基体１の表面
全体を、ＣＶＤ法によるノンドープの多結晶シリコン層
１７によって被う。そして、基体１を乾燥窒素ガス雰囲
気中でアニールすることにより、ボロンを含む部分的な
下方の多結晶シリコン膜１０およびＰ＋型の領域１６か
ら上方の多結晶シリコン層１７に対しＰ型不純物のボロ
ンを拡散させる。この拡散長さは正確に制御できる。こ
の結果、上方の多結晶シリコン層１７は、前記下方の多
結晶シリコン膜１０およびＰ＋型領域１６の近傍に位置
する不純物濃度１０１９／cm3のボロン含有部分１７１
と、ボロンを含有しないノンドープ部分１７０とに分れ
ることになる。半導体領領域１６の不純物濃度も１０
１９／cm3程度になる。
（第８図を参照して） 前記ノンドープ部分１７０、ボロン含有部分１７１にお
けるボロンの濃度差によるエッチングレートのちがいに
より、ノンドープ部分１７０をヒドラジンによって選択
的にエッチングし除去する。
けるボロンの濃度差によるエッチングレートのちがいに
より、ノンドープ部分１７０をヒドラジンによって選択
的にエッチングし除去する。
（第９図を参照して） 次に、部分的に残った多結晶シリコン部分１７１の表面
を酸化することによって、部分１７１を電気的に孤立さ
せる。したがって、ピンホール等をなくし、確実に孤立
させる意味から、部分１７１の表面を被う酸化膜１８の
膜厚については、数千オングストローム程度以上にする
のが良い。
を酸化することによって、部分１７１を電気的に孤立さ
せる。したがって、ピンホール等をなくし、確実に孤立
させる意味から、部分１７１の表面を被う酸化膜１８の
膜厚については、数千オングストローム程度以上にする
のが良い。
（第１０図を参照して） 多結晶シリコン部分１７１を孤立化した後、前記酸化膜
１８をマスクとして、たとえば異方性の反応性イオンエ
ッチングによって不純物イオンをトラップしやすい窒化
シリコン膜９を除去し、ついで露出した薄い酸化膜８を
除去することによって、真性ベース領域およびエミッタ
領域のイオン打込み用の開口１９を形成する。そして、
開口１９の部分にＣＶＤ法およびホトリソグラフィ技術
によって選択的に形成したノンドープの多結晶シリコン
層２０にイオン打込み法によって、Ｐ型の不純物のボロ
ンを導入し、これを基板中に拡散し深さ０．２μｍで不
純物濃度１０１８個／cm3のＰ型の真性ベース領域２１
を形成し、この後Ｎ型の不純物のひ素を導入しこれを基
板中に拡散し、深さ０．１μｍで不純物濃度１０２０〜
１０２１個／cm3のＮ＋型のエミッタ領域２２を形成す
る。これによってエミッタ電極の一部である多結晶シリ
コン層２０はＮ型とされる。
１８をマスクとして、たとえば異方性の反応性イオンエ
ッチングによって不純物イオンをトラップしやすい窒化
シリコン膜９を除去し、ついで露出した薄い酸化膜８を
除去することによって、真性ベース領域およびエミッタ
領域のイオン打込み用の開口１９を形成する。そして、
開口１９の部分にＣＶＤ法およびホトリソグラフィ技術
によって選択的に形成したノンドープの多結晶シリコン
層２０にイオン打込み法によって、Ｐ型の不純物のボロ
ンを導入し、これを基板中に拡散し深さ０．２μｍで不
純物濃度１０１８個／cm3のＰ型の真性ベース領域２１
を形成し、この後Ｎ型の不純物のひ素を導入しこれを基
板中に拡散し、深さ０．１μｍで不純物濃度１０２０〜
１０２１個／cm3のＮ＋型のエミッタ領域２２を形成す
る。これによってエミッタ電極の一部である多結晶シリ
コン層２０はＮ型とされる。
（第１１図を参照して） こうした後、良く知られた方法でリンシリケートガラス
膜等のパシベーション膜２３を全面に堆積し、さらにエ
ミッタ領域、ベース領域およびコレクタ領域への各コン
タクト穴２４１，２４２，２４３を形成し、ついでアル
ミニウムの蒸着およびパターニングによってエミッタ電
極２５１、ベース電極２５２、コレクタ電極２５３をそ
れぞれ形成する。この場合、厚い酸化膜６上を走る多結
晶シリコン膜１０がベース引出し電極として機能してい
る点、およびエミッタ領域２２の部分の多結晶シリコン
２０がアルミニウム電極２５１の下地層として、アルミ
ニウムが半導体層３中にくい込むことを防止しエミッタ
領域２２のシャロー化に寄与している点に留意された
い。
膜等のパシベーション膜２３を全面に堆積し、さらにエ
ミッタ領域、ベース領域およびコレクタ領域への各コン
タクト穴２４１，２４２，２４３を形成し、ついでアル
ミニウムの蒸着およびパターニングによってエミッタ電
極２５１、ベース電極２５２、コレクタ電極２５３をそ
れぞれ形成する。この場合、厚い酸化膜６上を走る多結
晶シリコン膜１０がベース引出し電極として機能してい
る点、およびエミッタ領域２２の部分の多結晶シリコン
２０がアルミニウム電極２５１の下地層として、アルミ
ニウムが半導体層３中にくい込むことを防止しエミッタ
領域２２のシャロー化に寄与している点に留意された
い。
［実施例２］ 実施例２はＰチャネルＭＯＳ型の半導体装置への適用例
であり、第１２図はその説明用の断面図である。
であり、第１２図はその説明用の断面図である。
ＰチャネルＭＯＳ型の半導体装置への適用についても、
前述した実施例１の手法の多くをほとんどそのまま利用
することができる。そこで、説明の便宜上、実施例１に
おける構成部分と対応する構成部分には、実施例１にお
ける符号と同一の符号を付すことにする。
前述した実施例１の手法の多くをほとんどそのまま利用
することができる。そこで、説明の便宜上、実施例１に
おける構成部分と対応する構成部分には、実施例１にお
ける符号と同一の符号を付すことにする。
ＰチャネルＭＯＳＦＥＴは、Ｎ型のシリコン半導体基体
２６の表面に互いに隔てて形成されたＰ＋型のソース、
ドレインの拡散領域１６と、それらソース、ドレイン間
のチャネル部上に絶縁膜８を介して形成されたゲート２
５とを有する構造である。したがって、そのようなＭＯ
ＳＦＥＴについては、実施例１における第９図の工程段
階で多結晶シリコン部分１７１を孤立した後、表面を被
う酸化膜１８をマスクとして窒化シリコン膜９だけを除
去するようにすれば良い。それにより、その下の薄い酸
化膜８をゲート酸化膜として残しておき、その上にゲー
ト電極２５４を形成すれば良いわけである。ゲート電極
としては、ポリシリコン膜を用いても良いが、ソース、
ドレイン電極としてのアルミニウム層２５２，２５３形
成と同時に形成したアルミニウム層を用いるのが良い。
これにより低抵抗のゲート電極配線をもつセルフアライ
ン構造の短チャンネルＭＯＳＦＥＴが得られる。
２６の表面に互いに隔てて形成されたＰ＋型のソース、
ドレインの拡散領域１６と、それらソース、ドレイン間
のチャネル部上に絶縁膜８を介して形成されたゲート２
５とを有する構造である。したがって、そのようなＭＯ
ＳＦＥＴについては、実施例１における第９図の工程段
階で多結晶シリコン部分１７１を孤立した後、表面を被
う酸化膜１８をマスクとして窒化シリコン膜９だけを除
去するようにすれば良い。それにより、その下の薄い酸
化膜８をゲート酸化膜として残しておき、その上にゲー
ト電極２５４を形成すれば良いわけである。ゲート電極
としては、ポリシリコン膜を用いても良いが、ソース、
ドレイン電極としてのアルミニウム層２５２，２５３形
成と同時に形成したアルミニウム層を用いるのが良い。
これにより低抵抗のゲート電極配線をもつセルフアライ
ン構造の短チャンネルＭＯＳＦＥＴが得られる。
［効 果］ 電極引出し遥として用いる多結晶シリコンパターンの一
端部を、電極を引き出すべき不純物拡散領域からの上方
への拡散によって位置規制するようにしているので、そ
の位置は、前記不純物拡散領域を形成するための拡散穴
から拡散長だけ離れたほぼ一定の箇所となり、きわめて
高精度な自己整合的な加工あるいは電極引出しを行なう
ことができる。
端部を、電極を引き出すべき不純物拡散領域からの上方
への拡散によって位置規制するようにしているので、そ
の位置は、前記不純物拡散領域を形成するための拡散穴
から拡散長だけ離れたほぼ一定の箇所となり、きわめて
高精度な自己整合的な加工あるいは電極引出しを行なう
ことができる。
次に、このような効果をもう少し具体的に説明する。
前記実施例１において、前記アニールによる不純物の拡
散長については、ホトリソグラフィ技術によるパターン
精度よりも一桁程度高い精度で制御できるので、第１３
図に要部を拡大して示すように、ベースおよびエミッタ
のイオン打込み用開口１９の寸法ｌ１として、たとえば
±０．１μｍというきわめて高精度のものを得ることが
できる。特に、ここではアニールによる引伸ばし拡散時
に、すでにＰ＋型の領域１６があるが故に、開口１３０
の内周端Ｘを拡散の起点としてこれを引き伸ばすことが
でき、開口１３０の寸法ばらつきとは無関係に、グラフ
トベース領域となるＰ＋型の領域１６とエミッタ領域２
２との距離ｌ２を規制することができる。したがって、
距離ｌ２を適切にかつばらつき小さく規制することがで
き、前述したようなエミッタ−ベース間の耐圧劣化およ
びベース抵抗増大などの問題を未然に防止することがで
きる。
散長については、ホトリソグラフィ技術によるパターン
精度よりも一桁程度高い精度で制御できるので、第１３
図に要部を拡大して示すように、ベースおよびエミッタ
のイオン打込み用開口１９の寸法ｌ１として、たとえば
±０．１μｍというきわめて高精度のものを得ることが
できる。特に、ここではアニールによる引伸ばし拡散時
に、すでにＰ＋型の領域１６があるが故に、開口１３０
の内周端Ｘを拡散の起点としてこれを引き伸ばすことが
でき、開口１３０の寸法ばらつきとは無関係に、グラフ
トベース領域となるＰ＋型の領域１６とエミッタ領域２
２との距離ｌ２を規制することができる。したがって、
距離ｌ２を適切にかつばらつき小さく規制することがで
き、前述したようなエミッタ−ベース間の耐圧劣化およ
びベース抵抗増大などの問題を未然に防止することがで
きる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、次のような各種の変形あるいは適
用をなすことができる。
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、次のような各種の変形あるいは適
用をなすことができる。
前記開口１３および１３０を形成する方法として、前
記実施例ではサイドエッチングと多結晶シリコンの選択
エッチング性とを利用した微細加工法を用いているが、
選択酸化膜とその耐酸化膜のサイドエッチング、あるい
はその他のサブミクロンオーダのパターン加工可能な多
くの微細加工法を用いることができる。
記実施例ではサイドエッチングと多結晶シリコンの選択
エッチング性とを利用した微細加工法を用いているが、
選択酸化膜とその耐酸化膜のサイドエッチング、あるい
はその他のサブミクロンオーダのパターン加工可能な多
くの微細加工法を用いることができる。
前記実施例１では、第４図に示す段階において、開口
１３，１３０の内周側をノンドープの多結晶シリコン、
外周側をボロンドープトシリコンでそれぞれ被うように
しているが、内周側をドープトシリコン、外周側をノン
ドープトシリコンとなるよう逆にすることもできる。と
いうのは、外周側をノンドープトのものとしたとして
も、Ｐ＋型の領域１６を形成する第６図に示す段階にお
いて、多結晶シリコンには必然的にボロンが含有される
ことになるからである。また、ノンドープトシリコンに
代えて、前記ボロンと逆導電型の不純物を低濃度に含む
ドープトシリコンを用いることもできる。
１３，１３０の内周側をノンドープの多結晶シリコン、
外周側をボロンドープトシリコンでそれぞれ被うように
しているが、内周側をドープトシリコン、外周側をノン
ドープトシリコンとなるよう逆にすることもできる。と
いうのは、外周側をノンドープトのものとしたとして
も、Ｐ＋型の領域１６を形成する第６図に示す段階にお
いて、多結晶シリコンには必然的にボロンが含有される
ことになるからである。また、ノンドープトシリコンに
代えて、前記ボロンと逆導電型の不純物を低濃度に含む
ドープトシリコンを用いることもできる。
［利用分野］ この発明は、バイポーラ型の半導体装置において、不純
物拡散領域からの電極の引出し技術として広範に利用す
ることができる。
物拡散領域からの電極の引出し技術として広範に利用す
ることができる。
【図面の簡単な説明】 第１図〜第１１図はバイポーラ型の半導体装置への適用
例を示す工程図、 第１２図はＭＯＳ型の半導体装置への適用例を示す断面
図、 第１３図はこの発明の効果を説明するための要部を拡大
した断面図である。 １……半導体基体、２……半導体基板、３……半導体
層、４……埋込み層、５……チャンネルストッパ、６…
…厚い酸化膜、７……コレクタコンタクト領域、８……
薄い酸化膜、９，１２，５０９……窒化シリコン膜、１
２０……パターン、１０……多結晶シリコン膜、１００
……ノンドープの部分、１０１……不純物含有部分、１
１……酸化膜、１１０……パターン、１３，１３０……
開口、１４……ホトレジストパターン、１５……グラフ
トベースならびにベースおよびエミッタを形成すべき領
域、１６，５１６……不純物拡散領域、１７……ノンド
ープの多結晶シリコン層、１７１，６７１……ボロン含
有部分、１７０……ノンドープ部分、１８，５１８……
酸化膜、１９……ベースおよびエミッタのイオン打込み
用の開口、２０……ノンドープの多結晶シリコン、２１
……ベース領域、２２……エミッタ領域、２３……パシ
ベーション膜、２４１，２４２，２４３……コンタクト
穴、２５１……エミッタ電極、２５２……ベース電極、
２５３……コレクタ電極、２５４……ゲート。
例を示す工程図、 第１２図はＭＯＳ型の半導体装置への適用例を示す断面
図、 第１３図はこの発明の効果を説明するための要部を拡大
した断面図である。 １……半導体基体、２……半導体基板、３……半導体
層、４……埋込み層、５……チャンネルストッパ、６…
…厚い酸化膜、７……コレクタコンタクト領域、８……
薄い酸化膜、９，１２，５０９……窒化シリコン膜、１
２０……パターン、１０……多結晶シリコン膜、１００
……ノンドープの部分、１０１……不純物含有部分、１
１……酸化膜、１１０……パターン、１３，１３０……
開口、１４……ホトレジストパターン、１５……グラフ
トベースならびにベースおよびエミッタを形成すべき領
域、１６，５１６……不純物拡散領域、１７……ノンド
ープの多結晶シリコン層、１７１，６７１……ボロン含
有部分、１７０……ノンドープ部分、１８，５１８……
酸化膜、１９……ベースおよびエミッタのイオン打込み
用の開口、２０……ノンドープの多結晶シリコン、２１
……ベース領域、２２……エミッタ領域、２３……パシ
ベーション膜、２４１，２４２，２４３……コンタクト
穴、２５１……エミッタ電極、２５２……ベース電極、
２５３……コレクタ電極、２５４……ゲート。
フロントページの続き (72)発明者 西沢 裕孝 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 渡辺 邦彦 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 安斎 昭夫 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 酒井 徹志 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (56)参考文献 特開 昭56−83063（ＪＰ，Ａ) 特開 昭59−193059（ＪＰ，Ａ) 特開 昭54−154272（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基体の表面の電気的に分離された素
子形成領域内に、表面からエミッタ、ベース、コレクタ
の順に配置され、かつ前記エミッタの周囲に前記ベース
よりも不純物濃度が高いグラフトベースを有するバイポ
ーラ型の半導体装置において、少なくとも前記グラフト
ベースから多結晶シリコン膜を通してベース電極を引き
出すに際し、次の（Ａ１）〜（Ｃ１）の各工程を具備す
る半導体装置における電極の引出し方法。 （Ａ１）半導体基体の表面を被う絶縁膜上に形成した、
不純物を含有する多結晶シリコン膜の一端を前記絶縁膜
に形成した開口の端部に位置させた後、前記開口を通し
て前記半導体基体の表面に不純物を導入することによっ
て、前記グラフトベースを形成する工程、 （Ｂ１）前記不純物を含有する多結晶シリコン膜および
前記開口を含む前記半導体基体の表面を、ノンドープの
多結晶シリコン層で被った後、前記不純物を含有する多
結晶シリコン膜および前記グラフトベースからその上を
被う前記ノンドープの多結晶シリコン層に不純物を拡散
させるためにアニールする工程、 （Ｃ１）不純物の濃度差によるエッチングレートの違い
を利用し、前記多結晶シリコン層のノンドープ部分を選
択的に除いた後、部分的に残った前記多結晶シリコン層
の高不純物濃度部分の表面に酸化膜を形成することによ
って、前記高不純物濃度部分を電気的に孤立させ、ベー
スの引出し用電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081863A JPH0656840B2 (ja) | 1984-04-25 | 1984-04-25 | 半導体装置における電極の引出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081863A JPH0656840B2 (ja) | 1984-04-25 | 1984-04-25 | 半導体装置における電極の引出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226120A JPS60226120A (ja) | 1985-11-11 |
| JPH0656840B2 true JPH0656840B2 (ja) | 1994-07-27 |
Family
ID=13758312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081863A Expired - Lifetime JPH0656840B2 (ja) | 1984-04-25 | 1984-04-25 | 半導体装置における電極の引出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656840B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258676A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5200918A (en) * | 1988-07-20 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory with polysilicon source drain transistors |
| US5166763A (en) * | 1988-07-20 | 1992-11-24 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device and method of manufacturing thereof |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| US5691250A (en) * | 1996-08-29 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of forming a metal contact to a novel polysilicon contact extension |
-
1984
- 1984-04-25 JP JP59081863A patent/JPH0656840B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60226120A (ja) | 1985-11-11 |
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