JPH1041400A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1041400A
JPH1041400A JP8197148A JP19714896A JPH1041400A JP H1041400 A JPH1041400 A JP H1041400A JP 8197148 A JP8197148 A JP 8197148A JP 19714896 A JP19714896 A JP 19714896A JP H1041400 A JPH1041400 A JP H1041400A
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semiconductor
gate
layer
type
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JP8197148A
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Hideki Mori
日出樹 森
Takayuki Gomi
孝行 五味
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Sony Corp
Original Assignee
Sony Corp
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  • Junction Field-Effect Transistors (AREA)
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Abstract

(57)【要約】 【課題】 接合ゲート型電界効果トランジスタのチャネ
ル形成領域をバイポーラトランジスタのベース動作領域
と同時に形成しているため、双方の不純物濃度を最適化
することは困難であり、一方のトランジスタ特性が劣化
していた。 【解決手段】 半導体基体10にヘテロ接合バイポーラト
ランジスタ3 と接合ゲート型電界効果トランジスタ5 と
を備えた半導体装置1 であり、ヘテロ接合バイポーラト
ランジスタ3 のベース領域35とグラフトベース領域34、
および接合ゲート型電界効果トランジスタ5 のチャネル
形成領域39とソース・ドレイン領域37,38を、シリコン
よりもキャリア移動度の高いシリコンゲルマニウム混晶
からなる第１導電型の第１半導体層31で形成し、ヘテロ
接合バイポーラトランジスタ3 のエミッタ領域33と接合
ゲート型電界効果トランジスタ5 のゲート領域36とを第
１半導体層31にヘテロ接合された第２導電型の第２半導
体層32で形成したものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、同一半導体基体に接合ゲート型電界効果トランジス
タとヘテロ接合バイポーラトランジスタとを備えた半導
体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ベース電極となる第１層目の多結晶シリ
コン半導体層から半導体基板への不純物導入によって、
ベース領域のグラフトベースを形成する。それととも
に、エミッタ電極となる第２層目の多結晶シリコン半導
体層から上記半導体基板への不純物導入によって、エミ
ッタ領域を形成する。このようにして、例えばベースに
対するエミッタの位置やベース電極に対するエミッタ電
極の位置の自己整合性を図るようにした、いわゆるダブ
ルポリシリコン型バイポーラトランジスタは、素子面積
の縮小化により高速性へ寄与することができるため、高
速分野に用いられている。そしてダブルポリシリコン型
バイポーラトランジスタをリニア用に用いようとする場
合には、ＮＰＮトランジスタとともにＰＮＰトランジス
タや接合ゲート型電界効果トランジスタのような素子も
同時に同一半導体基板に形成することが要求される。
【０００３】ここで、同一半導体基板に、ダブルポリシ
リコン型バイポーラトランジスタと接合ゲート型電界効
果トランジスタとを同時に形成する製造方法を、図１５
〜図１８の製造工程図によって説明する。なお、各図１
５〜１８の（）内の番号は通し番号で付してある。
【０００４】図１５の（１）に示すように、選択的拡散
等によって、ダブルポリシリコン型バイポーラトランジ
スタの形成領域（以下、第１領域という）となるＰ型の
シリコン半導体基板１０１の上層にＮ+ 型埋め込み拡散
層１０２を形成する。それと同時に接合ゲート型電界効
果トランジスタの形成領域（以下第２領域という）とな
る上記シリコン半導体基板１０１の上層にＮ+ 型埋め込
み拡散層１０３を形成する。次いでエピタキシャル成長
技術によって、シリコン半導体基板１０１上にＮ型のエ
ピタキシャル層１０４を形成して半導体基体１０５を構
成する。その際、上記Ｎ+ 型埋め込み拡散層１０２，１
０３は上記エピタキシャル層１０４側にも拡散する。
【０００５】次いで図１５の（２）に示すように、ベー
ス領域、コレクタ取り出し領域およびフィールド領域を
区分する溝（図示省略）をエピタキシャル層１０４に形
成した後、ＬＯＣＯＳ法によって各溝を埋め込むように
フィールド酸化膜１０７を形成する。次いで選択的なイ
オン注入法によって、エピタキシャル層１０４からシリ
コン半導体基板１０１にかけて第１領域と第２領域とを
区分するＰ型の素子分離拡散層１０８を形成する。さら
に選択的なイオン注入法によって、エピタキシャル層１
０４にＮ+ 型埋め込み拡散層１０２に接続するコレクタ
取り出し拡散層１０９を形成する。次いで半導体基体１
０５の表面に酸化シリコン等の絶縁膜１１０を形成した
後、第１領域および第２領域のアクティブ領域となる領
域上の絶縁膜１１０に開口部１１１，１１２を形成す
る。
【０００６】図１６の（３）に示すように、化学的気相
成長（以下ＣＶＤという）法によって、上記絶縁膜１１
０を形成した半導体基体１０５の全面に第１層目の多結
晶シリコン半導体層を例えば１５０ｎｍ程度の厚さに形
成する。さらに上記多結晶シリコン半導体層に二フッ化
ホウ素（ＢＦ2 ）またはホウ素（Ｂ）をイオン注入して
Ｐ型の多結晶シリコン層１２１を形成する。
【０００７】図１６の（４）に示すように、リソグラフ
ィー技術および反応性イオンエッチング（以下ＲＩＥと
いう）技術によって、上記多結晶シリコン層１２１をベ
ース動作領域上およびベース電極となる部分、チャネル
形成領域上およびソース・ドレイン電極となる部分に残
す。そしてＣＶＤ法によって、上記残した多結晶シリコ
ン層１２１を覆う状態に酸化シリコン等の絶縁膜１２２
を形成する。その後リソグラフィー技術とＲＩＥ技術と
によって、ベース動作領域上の上記残した多結晶シリコ
ン層１２１および上記絶縁膜１２２にベース窓１２３を
半導体基体１０５の表面が露出するように形成するとと
もに、チャネル動作領域上の上記残した多結晶シリコン
層１２１および上記絶縁膜１２２にチャネル窓１２４２
を半導体基体１０５の表面が露出するように形成する。
そしてこのベース窓１２３およびチャネル窓１２４を通
して二フッ化ホウ素（ＢＦ2 ）またはホウ素（Ｂ）を半
導体基体１０５の表層にイオン注入する。
【０００８】さらに図１７の（５）に示すように、ＣＶ
Ｄ法によって、上記絶縁膜１２２側の全面に酸化シリコ
ン等の絶縁膜１２６を形成する。続いてアニーリングに
よって、多結晶シリコン層１２１中の不純物イオンをを
半導体基体１０５の上層に拡散してグラフトベース領域
１２７およびソース・ドレイン領域１３１，１３２を形
成する。また上記アニーリングでは、ベース窓１２３を
通してイオン注入された不純物イオン、チャネル窓１２
４を通してイオン注入された不純物イオン、および多結
晶シリコン層１２１中の不純物イオンを活性化する。そ
れによって、グラフトベース領域１２７に接続するベー
ス領域（真性ベース領域）１２８と多結晶シリコン層１
２１からなるベース電極１２９とを形成する。これらに
よってベース領域が構成される。それとともにチャネル
形成領域１３３および多結晶シリコン層１２１からなる
ソース・ドレイン電極１３４，１３５を形成する。
【０００９】次に図１７の（６）に示すように、上記絶
縁膜１２６をエッチバックして、ベース窓１２３の内側
周にサイドウォール１４１を形成することでエミッタ窓
１４２を形成する。それとともに、チャネル窓１２４の
内側周にサイドウォール１４３を形成することでゲート
窓１４４を形成する。
【００１０】図１８の（７）に示すように、ＣＶＤ法に
よって、上記エミッタ窓１４２およびゲート窓１４４を
埋め込む状態に、第２層目の多結晶シリコン半導体層１
５１を例えば１５０ｎｍ程度の厚さに形成する。さらに
上記多結晶シリコン半導体層１５１全面に、リン（Ｐ）
またはヒ素（Ａｓ）をイオン注入する。その後アニーリ
ングを行って、ベース領域１２８の表層にエミッタ領域
１５２を形成する。それとともに、チャネル形成領域１
３３の表層にゲート領域１５３を形成する。そしてチャ
ネル形成領域１３３の下部のエピタキシャル層１０４が
下部ゲート領域になる。
【００１１】図１８の（８）に示すように、リソグラフ
ィー技術およびＲＩＥ技術によって、上記多結晶シリコ
ン半導体層１５１で、エミッタ領域１５２に接続するエ
ミッタ電極１６１を形成し、かつゲート領域１５３に接
続するゲート電極１６２を形成する。さらにＣＶＤ法に
よって、上記エミッタ電極１６１およびゲート電極１６
２を覆う状態に酸化シリコン等の絶縁膜１７１を形成す
る。その後、リソグラフィー技術およびＲＩＥ技術によ
って、絶縁膜１７１にエミッタ電極１６１およびゲート
電極１６２に通じる電極窓を形成し、絶縁膜１７１，１
２２にベース電極１２９およびソース・ドレイン電極１
３４，１３５に通じる電極窓を形成し、さらに絶縁膜１
７１，１２２，１１０にコレクタ取り出し拡散層１０９
に通じる電極窓を形成する。
【００１２】次いでアルミニウム（Ａｌ）、またはチタ
ン（Ｔｉ）／酸窒化チタン（ＴｉＯＮ）／チタン／アル
ミニウム−シリコン（Ａｌ−Ｓｉ）のようなバリアメタ
ルを含む金属電極層を形成した後、リソグラフィー技術
とＲＩＥ技術とによって、上記金属電極層をパターニン
グして、ベース電極１２９に接続する金属電極１８１、
エミッタ電極１６１に接続する金属電極１８２、コレク
タ取り出し拡散層１０９に接続する金属電極１８３、ソ
ース・ドレイン電極１３４に接続する金属電極１８４、
ソース・ドレイン電極１３５に接続する金属電極１８
５、ゲート電極１６２に接続する金属電極１８６を形成
する。
【００１３】このように工程を追加することなくダブル
ポリシリコン型バイポーラトランジスタの製造工程で、
接合ゲート型電界効果トランジスタを同時に同一半導体
基体に形成することが可能になっている。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、接合ゲート型電界効果トランジスタのチ
ャネル形成領域をヘテロ接合バイポーラトランジスタの
ベース動作領域（真性ベース領域）と同時に形成してい
るため、多結晶シリコン層の不純物濃度をベース動作領
域に合わせるとチャネル抵抗（ソース・ドレイン間抵
抗）が大きくなる。また下部ゲート領域はＮ型のエピタ
キシャル層で形成されているため、下部ゲート領域とし
ては不純物濃度が低い。したがって、下部ゲート効果、
すなわち相互コンダクタンスｇｍの向上には限界があ
る。そのため、接合ゲート型電界効果トランジスタの増
幅率の向上が困難になっている。
【００１５】また図１９に示す半導体装置２０１は、相
互コンダクタンスｇｍの向上させたｈｉｇｈβＮＰＮバ
イポーラトランジスタ２０２と接合ゲート型電界効果ト
ランジスタ２０３とを同一半導体基板２００上に形成し
たものである。このｈｉｇｈβＮＰＮバイポーラトラン
ジスタ２０２のベース領域２１１は、いわゆるＬＥＣ
（Ligthly Emitter Concentration)構造の不純物濃度プ
ロファイルを持つものであり、イオン注入エネルギーを
高くして不純物のイオン注入を行うことで不純物濃度分
布における濃度のピークをエミッタ領域２１２とベース
領域２１１とが接合するエミッタ・ベース接合部よりも
深い位置にしている。それによって、ｈｉｇｈβと耐圧
とを両立させている。
【００１６】しかしながら、上記ｈｉｇｈβＮＰＮバイ
ポーラトランジスタ２０２のベース領域２１１と接合ゲ
ート型電界効果トランジスタ２０３のチャネル形成領域
２３１とを同時に形成する場合では、ベース領域２１１
の不純物濃度を適正化するとチャネル形成領域２３１の
不純物濃度が低くなる。そのため、相互コンダクタンス
ｇｍを向上させることはできるが、チャネル抵抗が増加
するという不都合が生じる。
【００１７】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。半導体装置は、半導体基体の第１領域に設けられ
たヘテロ接合バイポーラトランジスタと、上記第１領域
とは電気的に分離されているこの半導体基体の第２領域
に設けられた接合ゲート型電界効果トランジスタとを備
えたものであって、以下のような構成を備えたものであ
る。すなわち、ヘテロ接合バイポーラトランジスタのベ
ース領域およびこのベース領域に接続するグラフトベー
ス領域と、接合ゲート型電界効果トランジスタのチャネ
ル形成領域およびこのチャネル形成領域に接合するソー
ス・ドレイン領域とは、シリコンよりもキャリア移動度
の高い半導体材料からなる第１導電型の第１半導体層で
形成されている。さらにヘテロ接合バイポーラトランジ
スタのエミッタ領域と接合ゲート型電界効果トランジス
タのゲート領域とは、第１導電型の第１半導体層にヘテ
ロ接合された第２導電型の第２半導体層で形成されてい
るものである。また接合ゲート型電界効果トランジスタ
のチャネル形成領域の下部の半導体基体に形成した下部
ゲート領域に、この下部ゲート領域よりも不純物濃度の
高いもので下部ゲート領域と同一導電型の高濃度拡散層
を形成したものである。
【００１８】上記半導体装置では、接合ゲート型電界効
果トランジスタのチャネル形成領域がヘテロ接合バイポ
ーラトランジスタのベース領域と同様にシリコンよりも
キャリア移動度の高い半導体材料からなる第１導電型の
第１半導体層で形成されていることから、従来の多結晶
シリコン層を用いているものよりもチャネル抵抗が低く
なるとともに高い相互コンダクタンスｇｍが得られる。
その結果、高い増幅率を特徴とする接合ゲート型電界効
果トランジスタになる。また下部ゲート領域に高濃度拡
散層を形成したものでは、相互コンダクタンスｇｍが高
くなるため、高い増幅率が得られる接合ゲート型電界効
果トランジスタになる。
【００１９】半導体装置の製造方法は、半導体基体の第
１領域にヘテロ接合バイポーラトランジスタを形成する
とともに、この第１領域とは電気的に分離されている上
記半導体基体の第２領域に接合ゲート型電界効果トラン
ジスタを形成する製造方法であって、以下のような工程
を備えている。すなわち、第１工程として、半導体基体
上にシリコンよりもキャリア移動度の高い半導体材料か
らなる第１導電型の第１半導体層を形成し、さらに第１
導電型の第１半導体層上にヘテロ接合する第２導電型の
第２半導体層を形成する。第２工程として、第２導電型
の第２半導体層を除去加工して、ヘテロ接合バイポーラ
トランジスタのエミッタ領域を形成するとともに接合ゲ
ート型電界効果トランジスタのゲート領域を形成する。
第３工程として、エミッタ領域の側壁にエミッタサイド
ウォールを形成するとともにゲート領域の側壁にゲート
サイドウォールを形成する。そして第４工程として、エ
ミッタ領域の両側の第１導電型の第１半導体層にエミッ
タサイドウォールを介してヘテロ接合バイポーラトラン
ジスタのグラフトベース領域を形成し、かつグラフトベ
ース領域間の第１導電型の第１半導体層をベース領域と
する。それとともにゲート領域の両側の第１導電型の第
１半導体層にゲートサイドウォールを介して接合ゲート
型電界効果トランジスタのソース・ドレイン領域を形成
し、かつソース・ドレイン領域間の第１導電型の第１半
導体層をチャネル形成領域とするという、各工程を備え
ている。
【００２０】上記製造方法では、第２導電型の第２半導
体層を除去加工して、ヘテロ接合バイポーラトランジス
タのエミッタ領域を形成するとともに接合ゲート型電界
効果トランジスタのゲート領域を形成し、エミッタ領域
の側壁にエミッタサイドウォールを形成するとともにゲ
ート領域の側壁にゲートサイドウォールを形成して、エ
ミッタ領域の両側の第１導電型の第１半導体層にエミッ
タサイドウォールを介してヘテロ接合バイポーラトラン
ジスタのグラフトベース領域を形成し、かつグラフトベ
ース領域間の第１導電型の第１半導体層をベース領域と
する。それとともにゲート領域の両側の第１導電型の第
１半導体層にゲートサイドウォールを介して接合ゲート
型電界効果トランジスタのソース・ドレイン領域を形成
し、かつソース・ドレイン領域間の第１導電型の第１半
導体層をチャネル形成領域とすることから、工程を追加
することなく、ヘテロ接合バイポーラトランジスタと接
合ゲート型電界効果トランジスタとを同一半導体基体に
形成される。また接合ゲート型電界効果トランジスタの
チャネル形成領域は、シリコンよりもキャリア移動度の
高い半導体材料からなる第１導電型の第１半導体層で形
成されることから、チャネル抵抗が低くなるとともに高
い相互コンダクタンスｇｍが得られる。その結果、高い
増幅率を特徴とする接合ゲート型電界効果トランジスタ
が形成される。
【００２１】
【発明の実施の形態】本発明の半導体装置に係わる第１
実施形態の一例を、図１の概略構成断面図によって説明
する。図１では、一例として、同一半導体基板上に、ヘ
テロ接合ＮＰＮバイポーラトランジスタと接合型電界効
果トランジスタとを形成した半導体装置を示す。以下の
説明では、第１導電型をＰ型、第２導電型をＮ型として
説明する。
【００２２】図１に示すように、半導体装置１は、半導
体基体１０の第１領域２に設けられたヘテロ接合バイポ
ーラトランジスタ３と、上記第１領域２とは電気的に分
離されているこの半導体基体１０の第２領域４に設けら
れた接合ゲート型電界効果トランジスタ５とを備えたも
のである。
【００２３】上記半導体基体１０は以下のように構成さ
れている。シリコン基板１１の上層にはＮ+ 型埋め込み
拡散層１２，１３が形成されている。さらにシリコン基
板１１上の全面にはＮ型エピタキシャル層１４が形成さ
れている。そして上記Ｎ+ 型埋め込み拡散層１２，１３
はこのＮ型エピタキシャル層１４の下層にも拡散されて
いる。またＮ型エピタキシャル層１４には第１領域２と
第２領域４とを分離し、かつ第１領域２においてコレク
タ取り出し領域を分離するＬＯＣＯＳ酸化膜２１が形成
されている。このように半導体基体１０は構成されてい
る。なお、図示したようにＮ型エピタキシャル層１４と
ＬＯＣＯＳ酸化膜２１とからなる表面を平坦化されてい
ることが好ましい。
【００２４】またＮ型エピタキシャル層１４にはＮ+ 型
埋め込み拡散層１２に接続するＮ+型コレクタ取り出し
領域２２が形成されている。さらに第１領域２と第２領
域４とを分離するＬＯＣＯＳ酸化膜２１の下部のＮ型エ
ピタキシャル層１４からシリコン基板１１の上層にかけ
てＰ+ 型素子分離領域２３が形成されている。
【００２５】上記第１領域２における半導体基体１０上
には第１導電型であるＰ型の第１半導体層３１が形成さ
れている。この第１半導体層３１は、シリコンよりもキ
ャリア移動度の高い、例えばシリコンゲルマニウム（Ｓ
ｉ1-X ＧｅX ）混晶層からなり、上記Ｎ+ 型コレクタ取
り出し領域２２上には形成されていない。さらに第１半
導体層３１上の一部分には第２導電型であるＮ+ 型の第
２半導体層３２からなるエミッタ領域３３が形成されて
いる。この第２半導体層３２は例えばＮ+ 型のシリコン
層からなる。またこのエミッタ領域３３の側壁にはエミ
ッタサイドウォール４１が形成されている。そしてエミ
ッタ領域３３の周囲の上記第１半導体層３１には上記エ
ミッタサイドウォール４１を介してＰ+ 型のグラフトベ
ース領域３４が形成されている。したがって、上記グラ
フトベース領域３４間の第１半導体層３１がベース領域
（真性ベース領域）３５になる。
【００２６】一方、上記第２領域４における半導体基体
１０上にも上記第１領域２に形成したものと同一層から
なる第１導電型であるＰ型の第１半導体層３１が形成さ
れている。したがって、この第１半導体層３１もシリコ
ンよりもキャリア移動度の高い、例えばシリコンゲルマ
ニウム（Ｓｉ1-X ＧｅX ）混晶層からなる。さらに第１
半導体層３１上の一部分には上記第１領域に形成したも
のと同一層からなる第２導電型であるＮ+ 型の第２半導
体層３２が形成され、この第２半導体層３２でゲート領
域３６が形成されている。したがって、ゲート領域３６
もＮ+ 型のシリコン層からなる。またゲート領域３６の
側壁にはゲートサイドウォール４２が形成されている。
そしてゲート領域３６の両側の上記第１半導体層３１に
は上記ゲートサイドウォール４２を介してソース・ドレ
イン領域３７，３８が形成されている。したがって、上
記ソース・ドレイン領域３７，３８間の第１半導体層３
１がチャネル形成領域３９になる。
【００２７】さらに全面に酸化シリコン膜７１が形成さ
れている。そして酸化シリコン膜７１には、エミッタ領
域３３、グラフトベース領域３４、コレクタ取り出し領
域２２に通じるコンタクトホール７２〜７４およびゲー
ト領域３６、ソース・ドレイン領域３７，３８に通じる
コンタクトホール７５〜７７が形成されている。さらに
各コンタクトホール７２〜７７には配線（または電極）
７８〜８３が形成されている。
【００２８】上記半導体装置１では、接合ゲート型電界
効果トランジスタ５のチャネル形成領域３９がヘテロ接
合バイポーラトランジスタ３のベース領域３５と同様
に、シリコンよりもキャリア移動度の高い半導体材料か
らなる第１導電型の第１半導体層３２で形成されている
ことから、従来の多結晶シリコン層を用いているものよ
りもチャネル抵抗が低くなるとともに高い相互コンダク
タンスｇｍが得られる。その結果、高い増幅率を特徴と
する接合ゲート型電界効果トランジスタ５になる。
【００２９】また第１半導体層３１にはシリコン（単結
晶シリコン）よりもキャリア移動度の高い半導体材料と
してシリコンゲルマニウム混晶を用いている。このよう
に、ゲルマニウム（Ｇｅ）を含む半導体物質を用いるこ
とから、ゲルマニウム中における電子の移動度は３９０
０ｃｍ2 ／Ｖｓとシリコン中の１３５０ｃｍ2 ／Ｖｓに
比較して速く、また正孔の移動度も１９００ｃｍ2 ／Ｖ
ｓとシリコン中の４８０ｃｍ2 ／Ｖｓに比較して速いこ
とから、ゲルマニウムをシリコンに混在させることで、
キャリア移動度を助長する効果が得られる。
【００３０】次に本発明の半導体装置に係わる第２実施
形態の一例を、図２の概略構成断面図によって説明す
る。図２では、前記図１によって説明した第１実施形態
の構成部品と同様のものには同一符号を付す。
【００３１】図２に示す半導体装置６は、前記図１によ
って説明した半導体装置１と同様に、ヘテロ接合バイポ
ーラトランジスタ３と接合ゲート型電界効果トランジス
タ５とからなる。そして接合ゲート型電界効果トランジ
スタ５のチャネル形成領域３９の下部に形成されている
Ｎ型エピタキシャル層１４に、Ｎ+ 型埋め込み拡散層１
３に接続する第２導電型であるＮ+ 型高濃度拡散層９１
が形成されているものである。その他の構成部品は半導
体装置１と同様であるので、上記第１実施形態の説明を
参照していただきたい。
【００３２】なお、上記Ｎ+ 型高濃度拡散層９１はヘテ
ロ接合バイポーラトランジスタ３のコレクタ取り出し領
域２２と同時に形成することによって、Ｎ型エピタキシ
ャル層１４の表面からＮ+ 型埋め込み拡散層１３に達す
る状態に形成される。またヘテロ接合バイポーラトラン
ジスタ３がそのコレクタ領域になるＮ型エピタキシャル
層１４に高濃度コレクタ領域を形成した、いわゆるＳＩ
Ｃ（Selective Ionimplantation Collector ）構造を成
す場合には、Ｎ+ 型高濃度拡散層９１は上記高濃度コレ
クタ領域と同時に形成されるものであってもよい。その
場合には、図示はしないが、Ｎ+ 型高濃度拡散層９１は
Ｎ型エピタキシャル層１４中からＮ+ 型埋め込み拡散層
１３に達する状態に形成される。
【００３３】上記半導体装置６では、前記図１によって
説明した半導体装置１と同様に上記Ｎ型エピタキシャル
層１４は接合型電界効果トランジスタ５の下部ゲート領
域になっている。その下部ゲート領域になっているＮ型
エピタキシャル層１４に、第２導電型であるＮ+ 型高濃
度拡散層９１が形成されていることから、前記第１実施
形態の半導体装置１よりも下部ゲート効果がさらに強調
され、高い相互コンダクタンスｇｍが得られる。そのた
め、高い増幅率を有する接合ゲート型電界効果トランジ
スタになる。
【００３４】次に本発明の半導体装置の製造方法に係わ
る第１実施形態の一例を、図３〜図８の製造工程図によ
って説明する。図３〜図８では、一例として、同一半導
体基板上に、ヘテロ接合ＮＰＮバイポーラトランジスタ
と接合型電界効果トランジスタとを形成した半導体装置
を示す。なお図３〜図８では、前記図１によって説明し
た第１実施形態の構成部品と同様のものには同一符号を
付す。また各図面の左側にヘテロ接合ＮＰＮバイポーラ
トランジスタを示し、図面の右側に接合型電界効果トラ
ンジスタを示す。さらに各図３〜図８の（）内の番号は
通し番号で付してある。
【００３５】図３の（１）に示すように、９００℃〜１
０００℃程度のスチーム酸化によって、シリコン基板１
１の表面に酸化シリコン膜５１を例えば３００ｎｍ程度
の厚さに形成する。次いでリソグラフィー技術によりＮ
+ 型埋め込み拡散層を形成する領域上に開口を設けたレ
ジストマスク（図示省略）を形成した後、そのレジスト
マスクを用いたエッチングによって、ヘテロ接合ＮＰＮ
バイポーラトランジスタの形成領域となる第１領域２上
および接合ゲート型電界効果トランジスタの形成領域と
なる第２領域４上の上記酸化シリコン膜５１に窓５２，
５３を開口する。その後、上記レジストマスクを除去す
る。次いで例えば酸化アンチモン（Ｓｂ2 Ｏ3 ）のよう
な固体拡散源を用いて、１１００℃〜１２５０℃程度の
温度でシリコン基板１１にアンチモン（Ｓｂ）を拡散し
て、Ｎ+ 型埋め込み拡散層１２，１３を形成する。この
Ｎ+ 型埋め込み拡散層１２はコレクタ領域になる。その
後、上記酸化シリコン膜５１をエッチングによって除去
する。
【００３６】次に図３の（２）に示すように、エピタキ
シャル成長法によって、上記シリコン基板１１上の全面
にＮ型エピタキシャル層１４を形成する。このＮ型エピ
タキシャル層１４は、例えば０．３Ω・ｃｍ〜５Ω・ｃ
ｍ程度の抵抗率を有し、０．７μｍ〜２μｍ程度の厚さ
に形成される。そして上記Ｎ型エピタキシャル層１４を
形成した際にはＮ+ 型埋め込み拡散層１２，１３がＮ型
エピタキシャル層１４の下層にも拡散される。
【００３７】次いで上記Ｎ型エピタキシャル層１４の表
面にＬＯＣＯＳ法によって素子分離領域を形成する際の
バッファー層となるパッド酸化シリコン膜５４を例えば
１０ｎｍ〜１５ｎｍの厚さに形成する。さらに化学的気
相成長（以下ＣＶＤという）法によって、上記パッド酸
化シリコン膜５４上にＬＯＣＯＳ法の際にマスクとなる
窒化シリコン膜５５を例えば５０ｎｍ〜７０ｎｍの厚さ
に形成する。次いでリソグラフィー技術によって、ＬＯ
ＣＯＳ酸化する領域に窓を開口したレジストマスク５６
を形成する。したがって、レジストマスク５６は第１領
域のベース形成領域上およびコレクタ取り出し領域上と
第２領域上に形成されることになる。そのレジストマス
ク５６を用いてＲＩＥのような既存のエッチング技術に
よって、窒化シリコン膜５５、パッド酸化シリコン膜５
４、Ｎ型エピタキシャル層１４をエッチングする。上記
Ｎ型エピタキシャル層１４のエッチング量は、ＬＯＣＯ
Ｓ法によりフィールド酸化膜を形成した後に表面が平坦
になるように、フィールド酸化膜厚のおよそ１／２とす
るのが好ましい。
【００３８】その後、上記レジストマスク５６を除去す
る。次に図４の（３）に示すように、９５０℃〜１１０
０℃のスチーム酸化によって、Ｎ型エピタキシャル層１
４にＬＯＣＯＳ酸化膜２１を形成する。このＬＯＣＯＳ
酸化膜２１の膜厚は、例えば０．６μｍ〜１．２μｍの
範囲で上記Ｎ型エピタキシャル層１４をエッチングした
深さのおよそ２倍となる厚さにする。その後、熱リン酸
を用いたウエットエッチングによって、上記窒化シリコ
ン膜５５〔図３の（２）参照〕を除去する。なお、ＬＯ
ＣＯＳ法によって発生したバーズヘッドを平坦化するた
めに、ＣＶＤ法によって、酸化シリコン膜（図示省略）
を形成し、さらにレジストを塗布してレジスト膜（図示
省略）を形成する。そしてＲＩＥによりエッチバックし
て、図示したようにＮ型エピタキシャル層１４とＬＯＣ
ＯＳ酸化膜２１とからなる表面を平坦化してもよい。こ
のエッチバックでは、パッド酸化シリコン膜５４〔図３
の（２）参照〕も除去される。このようにして、半導体
基体１０が構成される。
【００３９】次いで図４の（４）に示すように、リソグ
ラフィー技術によって、ヘテロ接合バイポーラトランジ
スタのコレクタ取り出し領域上に窓を開口したレジスト
マスク（図示省略）を形成した後、そのレジストマスク
を用いてＮ型エピタキシャル層１４にリン（Ｐ）をイオ
ン注入する。このイオン注入では、例えば５×１０15個
／ｃｍ2 〜２×１０16個／ｃｍ2 程度のドーズ量に設定
する。続いて上記レジストマスクを除去した後、９５０
℃〜１１００℃程度の熱処理を行い、上記イオン注入し
たリンを拡散してＮ+ 型埋め込み拡散層１２に接続する
Ｎ+ 型コレクタ取り出し領域２２を形成する。
【００４０】その後リソグラフィー技術によって、第１
領域２上および第２領域４上にレジストマスク（図示省
略）を形成する。そのレジストマスクを用いてホウ素
（Ｂ）をイオン注入する。このイオン注入ではドーズ量
を例えば５×１０13個／ｃｍ2〜５×１０14個／ｃｍ2
に設定する。続いて上記レジストマスクを除去した後、
９００℃〜１０００℃程度の熱処理を行い、イオン注入
したホウ素を拡散して、上記ＬＯＣＯＳ酸化膜２１の下
部におけるＮ型エピタキシャル層１４からシリコン基板
１１の上層にかけてＰ+ 型の素子分離領域２３を形成す
る。
【００４１】次いでフッ酸系の薬液によってＮ型エピタ
キシャル層１４上に形成されている酸化シリコン膜（図
示省略）を除去し、Ｎ型エピタキシャル層１４の表面を
洗浄して清浄にする。
【００４２】続いて図５の（５）に示すように、第１工
程を行う。この工程では、分子線エピタキシー（以下Ｍ
ＢＥという）、ガスソースＭＢＥ、超高真空ＣＶＤ（以
下ＵＨＶ−ＣＶＤという）法、ＬＰ−ＣＶＤ法等のよう
な成膜技術を用いて、半導体基体１０上に、シリコンよ
りもキャリア移動度の高い半導体材料からなる第１導電
型（Ｐ型）の第１半導体層３１を形成する。この第１半
導体層３１は、例えばＰ型のシリコンゲルマニウム（Ｓ
ｉ1-X ＧｅX ）混晶層で形成される。さらに連続したエ
ピタキシャル成長によって、第１半導体層３１上にＮ型
の第２半導体層３２を形成する。この第２半導体層３２
は例えばＮ+ 型のシリコン層で形成される。
【００４３】続いて上記第２半導体層３２上に窒化シリ
コン膜５７を形成する。この窒化シリコン膜５７は、後
の工程におけるサイドウォール形成のためのエッチング
時、およびヘテロ接合バイポーラトランジスタのグラフ
トベース領域と接合ゲート型電界効果トランジスタのソ
ース・ドレイン領域とを形成するためのイオン注入時に
マスクとなる程度の厚さ、例えば５０ｎｍ〜６０ｎｍ
に、例えば減圧ＣＶＤ（以下ＬＰ−ＣＶＤという）法に
よって形成される。
【００４４】次いでリソグラフィー技術によって、ヘテ
ロ接合バイポーラトランジスタのエミッタ領域上および
接合ゲート型電界効果トランジスタのゲート領域上にレ
ジストマスク５８を形成する。次いでそのレジストマス
ク５８を用いて、ＲＩＥのようなエッチング技術によっ
て上記窒化シリコン膜５７および第２半導体層３２を順
次エッチングする。そして図５の（６）に示すように、
上記第２半導体層３２からなるエミッタ領域３３とゲー
ト領域３６とを形成する。上記エミッタ領域３３および
ゲート領域３６の上部にはパターニングされた窒化シリ
コン膜５７が載っている。また上記エッチングでは、第
２半導体層層３２のエッチング時にオーバエッチングを
行うため、上記第１半導体層３１の表面もエッチングさ
れ膜減りを生じる。その後上記レジストマスク５８を除
去する。
【００４５】次いで図６の（７）に示すように、リソグ
ラフィー技術によって、ヘテロ接合バイポーラトランジ
スタのベース動作領域上およびグラフトベース領域上
と、接合ゲート型電界効果トランジスタのチャネル動作
領域上およびソース・ドレイン電極領域上にレジストマ
スク（図示省略）を形成する。続いてそのレジストマス
クを用いて第１半導体層３１をエッチングし、Ｎ+ 型コ
レクタ取り出し領域２２上の第１半導体層３１を除去す
るとともに上記各領域上に第１半導体層３１を分離す
る。次いで第３工程を行う。この工程では、まずＣＶＤ
法によって、半導体基体１０上の全面を覆う状態に酸化
シリコン膜５９を、例えば３００ｎｍ〜５００ｎｍ程度
の厚さに形成する。
【００４６】次いで図６の（８）に示すように、例えば
ＲＩＥによって上記酸化シリコン膜５９をエッチバック
し、エミッタ領域３３とその上部に形成されている窒化
シリコン膜５７との側壁にエミッタサイドウォール４１
を形成するとともに、ゲート領域３６とその上部に形成
されている窒化シリコン膜５７との側壁にゲートサイド
ウォール４２を形成する。
【００４７】次に第４工程を行う。この工程では、リソ
グラフィー技術によって、上記第１半導体層３１上に開
口部６０，６１を設けたレジストマスク６２を形成す
る。すなわち、レジストマスク６２は、ヘテロ接合バイ
ポーラトランジスタのベース領域上およびグラフトベー
ス領域上に上記開口部６０が位置し、接合ゲート型電界
効果トランジスタのチャネル形成領域上およびソース・
ドレイン電極領域上に上記開口部６１が位置し、さらに
Ｎ+ 型コレクタ取り出し拡散層２２を覆うものである。
次いで上記レジストマスク６２を用いてホウ素（Ｂ）ま
たは二フッ化ホウ素（ＢＦ2 ）を上記第１半導体層３１
にイオン注入する。このイオン注入では、上記窒化シリ
コン膜５７とエミッタサイドウォール４１とゲートサイ
ドウォール４２ともマスクになる。したがって、エミッ
タ領域３３およびゲート領域３６にはイオン注入されな
い。そして上記イオン注入のドーズ量としては、例えば
５×１０14個／ｃｍ2 〜５×１０15個／ｃｍ2 程度に設
定する。
【００４８】その結果、エミッタ領域３３の両側の第１
半導体層３１にエミッタサイドウォール４１を介してヘ
テロ接合バイポーラトランジスタのグラフトベース領域
３４が形成され、かつグラフトベース領域３７間の第１
半導体層３１がベース領域３９となる。それとともにゲ
ート領域３６の両側の第１半導体層３１にゲートサイド
ウォール４２を介して接合ゲート型電界効果トランジス
タのソース・ドレイン領域３７，３８が形成され、かつ
ソース・ドレイン領域３７，３８間の第１半導体層３１
をチャネル形成領域３９となる。
【００４９】また上記イオン注入では、第２半導体層３
２〔図５の（６）参照〕をエッチングする際のオーバエ
ッチングによる第１半導体層３１の膜減りが原因で上昇
するグラフトベース領域およびソース・ドレイン領域の
各抵抗を下げることができる。
【００５０】その後上記レジストマスク６２を除去す
る。さらに熱リン酸を用いたウエットエッチングによっ
て、上記窒化シリコン膜５７を除去する。その結果、図
７の（９）に示すように、エミッタ領域３３およびゲー
ト領域３６が露出される。
【００５１】次いで図７の（１０）に示すように、ＣＶ
Ｄ法によって、エミッタ領域３３、グラフトベース領域
３４、ゲート領域３６およびソース・ドレイン領域３
７，３８を覆う状態に酸化シリコン膜７１を例えば３０
０ｎｍ〜５００ｎｍ程度の厚さに形成する。その後９０
０℃〜１０００℃程度の熱処理を行う。続いてリソグラ
フィー技術によって、上記エミッタ領域３３上、グラフ
トベース領域３４上、ゲート領域３６上、ソース・ドレ
イン領域３９，４０上に電極形成のための窓を開口した
レジストマスク（図示省略）を、上記酸化シリコン膜７
１上に形成する。
【００５２】次いで図８の（１１）に示すように、上記
レジストマスクを用いて、ＲＩＥのようなエッチング技
術によって上記酸化シリコン膜７１をエッチングする。
そしてエミッタ領域３３、グラフトベース領域３７、コ
レクタ取り出し領域２２に通じるコンタクトホール７２
〜７４およびゲート領域３６、ソース・ドレイン領域３
７，３８に通じるコンタクトホール７５〜７７を形成す
る。次にスパッタリングによってチタン（Ｔｉ）／酸窒
化チタン（ＴｉＯＮ）／チタン（Ｔｉ）等のバリアメタ
ル層および０．６μｍ〜０．８μｍ程度の厚さのアルミ
ニウム（Ａｌ）系金属層を形成する（図示省略）。次い
でリソグラフィー技術によって、配線を形成する領域上
にレジストマスク（図示省略）を形成し、そのレジスト
マスクを用いてＲＩＥのような既存のエッチング技術に
よって、上記バリアメタル層およびアルミニウム系金属
層をエッチングして、配線（電極）７８〜８３を形成す
る。以上の如くに、ヘテロ接合バイポーラトランジスタ
３と接合ゲート型電界効果トランジスタ５とからなる半
導体装置１が形成される。
【００５３】上記第１実施形態の製造方法では、第２導
電型の第２半導体層３２を除去加工して、ヘテロ接合バ
イポーラトランジスタ３のエミッタ領域３３と接合ゲー
ト型電界効果トランジスタ５のゲート領域３６とを同一
工程で形成し、エミッタサイドウォール４１とゲートサ
イドウォール４２とを同一工程で形成し、さらにグラフ
トベース領域３４とソース・ドレイン領域３７，３８と
を同一工程で形成することから、新たな工程を追加する
ことなく、ヘテロ接合バイポーラトランジスタ３と接合
ゲート型電界効果トランジスタ５とが同一半導体基体１
０に形成される。
【００５４】また接合ゲート型電界効果トランジスタ５
のチャネル形成領域３９は、シリコンよりもキャリア移
動度の高い半導体材料からなる第１導電型の第１半導体
層３１で形成されることから、チャネル抵抗の低減が可
能になるとともに高い相互コンダクタンスｇｍが得られ
るようになる。その結果、高い増幅率を特徴とする接合
ゲート型電界効果トランジスタ５の形成が可能になる。
【００５５】なお、上記ヘテロ接合バイポーラトランジ
スタ３においては、ベース領域３５の下部のＮ型エピタ
キシャル層１４がコレクタ領域（低濃度のコレクタ領
域）になり、さらにＮ+ 型埋め込み拡散層１２がコレク
タ領域（高濃度のコレクタ領域）になる。一方接合ゲー
ト型電界効果トランジスタ５においては、チャネル形成
領域３９の下部のＮ型エピタキシャル層１４が下部ゲー
ト領域になる。
【００５６】また、第１導電型の第１半導体層３１とし
てゲルマニウム（Ｇｅ）を含む半導体物質であるシリコ
ンゲルマニウム混晶を用いることから、第１半導体層３
１は単結晶シリコンよりもキャリア移動度が高くなる。
それは、ゲルマニウム中における電子の移動度は３９０
０ｃｍ2 ／Ｖｓとシリコン中の１３５０ｃｍ2 ／Ｖｓに
比較して速く、また正孔の移動度も１９００ｃｍ2 ／Ｖ
ｓとシリコン中の４８０ｃｍ2 ／Ｖｓに比較して速いこ
とから、ゲルマニウムをシリコンに混在させることで、
キャリア移動度を助長する効果が得られる。
【００５７】次に本発明の半導体装置の製造方法に係わ
る第２実施形態の一例を、図９，図１０の製造工程図に
よって説明する。図９，図１０では、前記図３〜図８に
よって説明した第１実施形態の構成部品と同様のものに
は同一符号を付す。
【００５８】前記図３の（１）〜図４の（３）によって
説明した第１実施形態のプロセスを行って、図９の
（１）に示すように、シリコン基板１１にＮ+ 型埋め込
み拡散層１２，１３を形成し、さらにシリコン基板１１
上の全面にＮ型エピタキシャル層１４を形成する。この
Ｎ型エピタキシャル層１４は、第１領域２においてコレ
クタ領域（低濃度のコレクタ領域）になり、第２領域４
において下部ゲート領域になる。次いでＮ型エピタキシ
ャル層１４にＬＯＣＯＳ酸化膜２１を形成する。このよ
うにして、半導体基体１０が構成される。なお、図示し
たようにＮ型エピタキシャル層１４とＬＯＣＯＳ酸化膜
２１とからなる表面を平坦化してもよい。
【００５９】その後図９の（２）に示すように、リソグ
ラフィー技術によって、ヘテロ接合バイポーラトランジ
スタのコレクタ取り出し領域と接合型電界効果トランジ
スタのゲート領域とを形成する予定領域上に窓を開口し
たレジストマスク（図示省略）を形成した後、そのレジ
ストマスクを用いてリン（Ｐ）をＮ型エピタキシャル層
１７にイオン注入する。このイオン注入では、例えば５
×１０15個／ｃｍ2 〜２×１０16個／ｃｍ2 程度のドー
ズ量に設定する。そして上記レジストマスクを除去した
後、９５０℃〜１１００℃程度の熱処理を行って、上記
イオン注入したリンを拡散し、Ｎ+ 型埋め込み拡散層１
２に接続するＮ+ 型コレクタ取り出し領域２２を形成す
る。それとともに、下部ゲート領域となるＮ型エピタキ
シャル層１４に上記Ｎ+ 型埋め込み拡散層１３に接続す
るＮ+ 型高濃度拡散層９１を、このＮ型エピタキシャル
層１４の不純物濃度よりも高い濃度で形成する。
【００６０】次いでリソグラフィー技術によって、第１
領域２上および第２領域４上にレジストマスク（図示省
略）を形成する。そのレジストマスクを用いて第１領域
２と第２領域４とを分離するためにホウ素（Ｂ）をイオ
ン注入する。このイオン注入ではドーズ量を例えば５×
１０13個／ｃｍ2 〜５×１０14個／ｃｍ2 に設定する。
続いて上記レジストマスクを除去した後、９００℃〜１
０００℃程度の熱処理を行って、上記イオン注入したホ
ウ素を拡散する。そして第１領域２と第２領域４とを分
離するＬＯＣＯＳ酸化膜２１の下部のＮ型エピタキシャ
ル層１４からシリコン基板１１の上層にかけてＰ+ 型の
素子分離領域２３を形成する。
【００６１】次いでフッ酸系の薬液によってＮ型エピタ
キシャル層１４上に形成されている酸化シリコン膜（図
示省略）を除去し、Ｎ型エピタキシャル層１４の表面を
洗浄して清浄にする。
【００６２】その後、前記図５の（５）〜図８の（１
１）によって説明した第１実施形態のプロセスを行う。
すなわち、図１０の（３）に示すように、半導体基体１
０上に第１導電型（Ｐ型）の第１半導体層３１を例えば
Ｐ型のシリコンゲルマニウム混晶層で形成する。さらに
第１半導体層３１上に第２導電型（Ｎ型）の第２半導体
層３２を例えばＮ+ 型シリコン層で形成する。続いて第
２半導体層３２上に窒化シリコン膜５７を形成する。
【００６３】次いでリソグラフィー技術によって、ヘテ
ロ接合バイポーラトランジスタのエミッタ領域上および
接合ゲート型電界効果トランジスタのゲート領域（Ｎ+
型高濃度拡散層９１）上にレジストマスク５８を形成す
る。そのレジストマスク５８を用いてＲＩＥを行い、上
記窒化シリコン膜５７および第２半導体層３２を順次エ
ッチングする。
【００６４】その結果、図１０の（４）に示すように、
上記第２半導体層３２からなるエミッタ領域３３とゲー
ト領域３６とを形成する。図示はしないが、上記エッチ
ングではエミッタ領域３３上とゲート領域３６上とに窒
化シリコン膜５７が残される。そしてリソグラフィー技
術およびエッチングによって、ヘテロ接合バイポーラト
ランジスタのベース動作領域およびグラフトベース領域
となる部分に第１半導体層３１を残すように、かつ接合
ゲート型電界効果トランジスタのチャネル動作領域とな
る部分に第１半導体層３１を残すように、この第１半導
体層３１をエッチングする。次いで酸化シリコン膜を成
膜した後、その酸化シリコン膜をエッチバックして、エ
ミッタ領域３３とその上部に形成されている窒化シリコ
ン膜（図示省略）の側壁にエミッタサイドウォール４１
を形成するとともに、ゲート領域３６とその上部に形成
されている窒化シリコン膜（図示省略）との側壁にゲー
トサイドウォール４２を形成する。
【００６５】続いてエミッタ領域３３の両側の第１半導
体層３１にエミッタサイドウォール４１を介してグラフ
トベース領域３４を形成する。そしてグラフトベース領
域３４間の第１半導体層３１がベース領域３５となる。
それとともにゲート領域３６の両側の第１半導体層３１
にゲートサイドウォール４２を介してソース・ドレイン
領域３７，３８を形成する。そしてソース・ドレイン領
域３７，３８間の第１半導体層３１をチャネル形成領域
３９となる。
【００６６】次いで酸化シリコン膜７１を形成した後、
９００℃〜１０００℃程度の熱処理を行う。その後、酸
化シリコン膜７１に、エミッタ領域３３、グラフトベー
ス領域３４、コレクタ取り出し領域２２に通じるコンタ
クトホール７２〜７４およびゲート領域３６、ソース・
ドレイン領域３７，３８に通じるコンタクトホール７５
〜７７を形成する。さらに各コンタクトホール７２〜７
７に配線（または電極）７８〜８３を形成する。以上の
如くに、ヘテロ接合バイポーラトランジスタ３と接合ゲ
ート型電界効果トランジスタ５とからなる半導体装置６
が形成される。
【００６７】上記第２実施形態の製造方法では、下部ゲ
ート領域となるＮ型エピタキシャル層１４に、このＮ型
エピタキシャル層１４よりも不純物濃度の高いＮ+ 型高
濃度拡散層９１を形成することから、下部ゲート効果が
強調されて高い相互コンダクタンスｇｍが得られる。そ
のため、接合ゲート型電界効果トランジスタの増幅率の
向上が図れる。またＮ+ 型高濃度拡散層９１はコレクタ
取り出し領域２２と同時に形成されることから、Ｎ+ 型
高濃度拡散層９１を形成するためだけの新たな工程を追
加する必要がない。
【００６８】次に本発明の半導体装置の製造方法に係わ
る第３実施形態の一例を、図１１，図１２の製造工程図
によって説明する。図１１，図１２では、前記図３〜図
８によって説明した第１実施形態の構成部品と同様のも
のには同一符号を付す。
【００６９】前記図３の（１）〜図４の（３）によって
説明した第１実施形態のプロセスを行って、図１１の
（１）に示すように、シリコン基板１１にＮ+ 型埋め込
み拡散層１２，１３を形成し、シリコン基板１１上の全
面にＮ型エピタキシャル層１４を形成する。次いでＮ型
エピタキシャル層１４にＬＯＣＯＳ酸化膜２１を形成す
る。このようにして、半導体基体１０が構成される。な
お、図示したようにＮ型エピタキシャル層１４とＬＯＣ
ＯＳ酸化膜２１とからなる表面を平坦化してもよい。
【００７０】次いで図１１の（２）に示すように、リソ
グラフィー技術によるレジストマスクの形成、およびそ
のレジストマスクを用いたイオン注入法によって、コレ
クタ取り出し領域となる半導体基体１０にリン（Ｐ）を
イオン注入する。このイオン注入では、ドーズ量を例え
ば５×１０15個／ｃｍ2 〜２×１０16個／ｃｍ2 程度に
設定する。その後上記レジストマスクを除去する。
【００７１】続いてリソグラフィー技術によって、ヘテ
ロ接合バイポーラトランジスタのベースの実動作領域上
および接合ゲート型電界効果トランジスタのチャネルの
実動作領域上に窓を開口したレジストマスク（図示省
略）を形成する。そしてこのレジストマスクを用いてリ
ン（Ｐ）を半導体基体１０にイオン注入する。このイオ
ン注入では、ドーズ量を例えば１×１０13個／ｃｍ2 〜
１×１０14個／ｃｍ2 程度に設定する。その後上記レジ
ストマスクを除去する。
【００７２】次に、９００℃〜１０００℃程度の熱処理
を行い、上記イオン注入したリンを拡散してＮ型エピタ
キシャル層１４にその表面からＮ+ 型埋め込み層１２に
接続するＮ+ 型コレクタ取り出し領域２２を形成すると
ともに、ベースの実動作領域の下方におけるＮ型エピタ
キシャル層１４にＮ+ 型埋め込み拡散層１２に接続する
Ｎ+ 型高濃度拡散層９２を形成する。かつチャネルの実
動作領域の下方におけるＮ型エピタキシャル層１４にＮ
+ 型埋め込み拡散層１３に接続するＮ+ 型高濃度拡散層
９１を形成する。なお、上記Ｎ+ 型高濃度拡散層９２は
一般にＳＩＣと呼ばれるものである。
【００７３】次いでリソグラフィー技術によって、第１
領域２上および第２領域４上にレジストマスク（図示省
略）を形成する。そのレジストマスクを用いて第１領域
２と第２領域４とを分離するためにホウ素（Ｂ）をイオ
ン注入する。このイオン注入ではドーズ量を例えば５×
１０13個／ｃｍ2 〜５×１０14個／ｃｍ2 に設定する。
続いて上記レジストマスクを除去した後、９００℃〜１
０００℃程度の熱処理を行い、イオン注入したホウ素を
拡散して、上記ＬＯＣＯＳ酸化膜２１の下部のＮ型エピ
タキシャル層１４からシリコン基板１１の上層にかけ
て、第１領域と第２領域とを分離するＰ+ 型素子分離領
域２３を形成する。
【００７４】次いでフッ酸系の薬液によってＮ型エピタ
キシャル層１４上に形成されている酸化シリコン膜（図
示省略）を除去し、Ｎ型エピタキシャル層１４の表面を
洗浄して清浄にする。
【００７５】その後、前記図５の（５）〜図８の（１
１）によって説明した第１実施形態のプロセスを行う。
すなわち、図１２の（３）に示すように、半導体基体１
０上に第１導電型（Ｐ型）の第１半導体層３１を例えば
Ｐ型のシリコンゲルマニウム混晶層で形成する。さらに
第１半導体層３１上に第２導電型（Ｎ型）の第２半導体
層３２を例えばＮ+ 型シリコン層で形成する。続いて第
２半導体層３２上に窒化シリコン膜５７を形成する。
【００７６】次いでリソグラフィー技術によって、ヘテ
ロ接合バイポーラトランジスタのエミッタ領域（または
Ｎ+ 型高濃度拡散層９２）上および接合ゲート型電界効
果トランジスタのゲート領域（またはＮ+ 型高濃度拡散
層９１）上にレジストマスク５８を形成する。そのレジ
ストマスク５８を用いてＲＩＥを行い、上記窒化シリコ
ン膜５７および第２半導体層３２を順次エッチングす
る。
【００７７】そして図１２の（４）に示すように、上記
第２半導体層３２からなるエミッタ領域３３とゲート領
域３６とを形成する。図示はしないが、上記エッチング
ではエミッタ領域３３上とゲート領域３６上とに窒化シ
リコン膜５７が残される。そしてリソグラフィー技術お
よびエッチングによって、ヘテロ接合バイポーラトラン
ジスタのベース動作領域およびグラフトベース領域とな
る部分に第１半導体層３１を残すように、かつ接合ゲー
ト型電界効果トランジスタのチャネル動作領域となる部
分に第１半導体層３１を残すように、この第１半導体層
３１をエッチングする。次いで酸化シリコン膜を成膜し
た後、その酸化シリコン膜をエッチバックして、エミッ
タ領域３３とその上部に形成されている窒化シリコン膜
（図示省略）の側壁にエミッタサイドウォール４１を形
成するとともに、ゲート領域３６とその上部に形成され
ている窒化シリコン膜（図示省略）との側壁にゲートサ
イドウォール４２を形成する。
【００７８】続いてエミッタ領域３３の両側の第１半導
体層３１にエミッタサイドウォール４１を介してグラフ
トベース領域３４を形成する。そしてグラフトベース領
域３４間の第１半導体層３１がベース領域３５となる。
それとともにゲート領域３６の両側の第１半導体層３１
にゲートサイドウォール４２を介してソース・ドレイン
領域３７，３８を形成する。そしてソース・ドレイン領
域３７，３８間の第１半導体層３１をチャネル形成領域
３９となる。
【００７９】次いで酸化シリコン膜７１を形成した後、
９００℃〜１０００℃程度の熱処理を行う。その後、酸
化シリコン膜７１に、エミッタ領域３３、グラフトベー
ス領域３４、コレクタ取り出し領域２２に通じるコンタ
クトホール７２〜７４およびゲート領域３６、ソース・
ドレイン領域３７，３８に通じるコンタクトホール７５
〜７７を形成する。さらに各コンタクトホール７２〜７
７に配線（または電極）７８〜８３を形成する。以上の
如くに、ヘテロ接合バイポーラトランジスタ３と接合ゲ
ート型電界効果トランジスタ５とからなる半導体装置６
が形成される。
【００８０】上記第３実施形態の製造方法では、下部ゲ
ート領域となるＮ型エピタキシャル層１４に、このＮ型
エピタキシャル層１４よりも不純物濃度の高いＮ+ 型高
濃度拡散層９１を形成することから、下部ゲート効果が
強調されて高い相互コンダクタンスｇｍが得られる。そ
のため、接合ゲート型電界効果トランジスタの増幅率の
向上が図れる。またＮ+ 型高濃度拡散層９１はＳＩＣ領
域となるＮ+ 型高濃度拡散層９２と同時に形成されるこ
とから、Ｎ+ 型高濃度拡散層９１を形成するためだけの
新たな工程を追加する必要がない。
【００８１】次に本発明の半導体装置の製造方法に係わ
る第４実施形態の一例を、図１３，図１４の製造工程図
によって説明する。図１３，図１４では、前記図３〜図
１０によって説明した第１，第２実施形態の構成部品と
同様のものには同一符号を付す。
【００８２】前記図９の（１）〜図９（２）によって説
明した第２実施形態のプロセスおよび図５の（５）〜図
５の（６）によって説明した第１実施形態のプロセスを
行う。すなわち、図１３の（１）に示すように、シリコ
ン基板１１にＮ+ 型埋め込み拡散層１２，１３を形成
し、シリコン基板１１上の全面にＮ型エピタキシャル層
１４を形成する。次いでＮ型エピタキシャル層１４にＬ
ＯＣＯＳ酸化膜２１を形成する。このようにして、半導
体基体１０が構成される。なお、図示したようにＮ型エ
ピタキシャル層１４とＬＯＣＯＳ酸化膜２１とからなる
表面を平坦化してもよい。
【００８３】その後選択的にイオン注入を行って、第１
領域２のＮ型エピタキシャル層１４に、Ｎ+ 型埋め込み
拡散層１２に接続するＮ+ 型コレクタ取り出し領域２２
をこのＮ型エピタキシャル層１４の不純物濃度よりも高
い濃度で形成する。それとともに、下部ゲート領域とな
る第２領域４のＮ型エピタキシャル層１４に、上記Ｎ +
型埋め込み拡散層１３に接続するＮ+ 型高濃度拡散層９
１をこのＮ型エピタキシャル層１４の不純物濃度よりも
高い濃度で形成する。次いで上記ＬＯＣＯＳ酸化膜２１
の下部におけるＮ型エピタキシャル層１４からシリコン
基板１１の上層にかけて第１領域２と第２領域４とを分
離するＰ+ 型素子分離領域２３を形成する。
【００８４】その後フッ酸系の薬液によってＮ型エピタ
キシャル層１４上に形成されている酸化シリコン膜（図
示省略）を除去し、Ｎ型エピタキシャル層１４の表面を
洗浄して清浄にする。
【００８５】そして上記半導体基体１０上に第１導電型
（Ｐ型）の第１半導体層３１を例えばＰ型のシリコンゲ
ルマニウム混晶層で形成する。続いて第１半導体層３１
上に第２導電型（Ｎ型）の第２半導体層３２を例えばＮ
+ 型のシリコン層で形成する。さらに第２半導体層３２
上に窒化シリコン膜５７を形成する。その後リソグラフ
ィー技術とエッチングとによって、上記第２半導体層３
２をパターニングし、エミッタ領域３３とゲート領域３
６とを形成する。このゲート領域３６は上記Ｎ+ 型高濃
度拡散層９１の上方に形成される。また上記第２半導体
層３２をパターニングする際には、その前に第２半導体
層３２上に形成した窒化シリコン膜５７がパターニング
される。そのため、エミッタ領域３３上とゲート領域３
６上とには、パターニングされた窒化シリコン膜５７が
載ることになる。
【００８６】その後、図１３の（２）に示すように、Ｃ
ＶＤ法によって、エミッタ領域３３およびゲート領域３
６を形成した側の半導体基体１０の全面に酸化シリコン
膜を例えば３００ｎｍ〜５００ｎｍ程度の厚さに形成す
る。この酸化シリコン膜は前記図６の（７）で説明した
酸化シリコン膜５１と同様のものである。続いて上記酸
化シリコン膜のエッチバックをＲＩＥで行い、エミッタ
領域３３とその上部に形成されている窒化シリコン膜５
７との側壁にエミッタサイドウォール４１を形成すると
ともに、ゲート領域３６とその上部に形成されている窒
化シリコン膜５７との側壁にゲートサイドウォール４２
を形成する。
【００８７】次にＣＶＤ法によって、エミッタ領域３３
およびゲート領域３６を形成した側の半導体基体１０の
全面に多結晶シリコン膜９５を例えば１００ｎｍ〜２０
０ｎｍ程度の厚さに形成する。次いでイオン注入法によ
って、上記多結晶シリコン膜９５の全面にホウ素（Ｂ）
または二フッ化ホウ素（ＢＦ2 ）をイオン注入する。こ
のイオン注入法では、ドーズ量を例えば５×１０14個／
ｃｍ2 〜５×１０15個／ｃｍ2 程度に設定する。なお、
上記イオン注入法では、エミッタ領域３３およびゲート
領域３６のそれぞれが窒化シリコン膜５７によってマス
クされているため、エミッタ領域３３およびゲート領域
３６にはイオン注入されない。
【００８８】その結果、自己整合的に、エミッタ領域３
３の両側の第１半導体層３１にエミッタサイドウォール
４１を介してグラフトベース領域３４とベース取り出し
領域９６となる領域が形成されるとともに、ゲート領域
３６の両側の第１半導体層３１にゲートサイドウォール
４２を介してソース・ドレイン領域３７，３８とソース
・ドレイン電極９７，９８となる領域が形成される。
【００８９】次いで図１４の（３）に示すように、リソ
グラフィー技術によって、グラフトベース領域とソース
・ドレイン領域となる領域上にレジストマスク（図示省
略）を形成する。そのレジストマスクを用いて上記多結
晶シリコン膜９５と第１半導体層３１とをエッチング
し、第１領域２上と第２領域４上とに多結晶シリコン膜
９５および第１半導体層３１を分離するとともに、Ｎ+
型コレクタ取り出し領域２２上の多結晶シリコン膜９５
と第１半導体層３１、エミッタ領域３５上とゲート領域
３６上との多結晶シリコン膜９５を除去する。
【００９０】すなわち、第１領域上には多結晶シリコン
膜９５でベース取り出し電極９６が形成され、第１半導
体層３１でグラフトベース領域３４が形成される。そし
てグラフトベース領域３４間の第１半導体層３１がベー
ス領域３５となる。また第２領域上には多結晶シリコン
膜９５でソース・ドレイン電極９７，９８が形成され、
第１半導体層３１でソース・ドレイン領域３７，３８が
形成される。そしてソース・ドレイン領域３７，３８間
の第１半導体層３１がチャネル形成領域３９となる。
【００９１】その後熱リン酸を用いたウエットエッチン
グによって、エミッタ領域３３上およびゲート領域３６
上の上記窒化シリコン膜５７〔図１３の（２）参照〕を
除去する。
【００９２】その後、前記図７の（１０）〜図８の（１
１）によって説明した第１実施形態のプロセスを行う。
すなわち、図１４の（４）に示すように、酸化シリコン
膜７１を形成した後、９００℃〜１０００℃程度の熱処
理を行う。その後、酸化シリコン膜７１に、エミッタ領
域３３、ベース取り出し領域９６、コレクタ取り出し領
域２２に通じるコンタクトホール７２〜７４およびゲー
ト領域３６、ソース・ドレイン電極９７，９８に通じる
コンタクトホール７５〜７７を形成する。さらに各コン
タクトホール７２〜７７に配線（電極）７８〜８３を形
成する。
【００９３】第４実施形態の製造方法では、グラフトベ
ース領域３４上に多結晶シリコン膜９５からなるベース
取り出し電極９６を形成するとともに、ソース・ドレイ
ン領域３７，３８上に多結晶シリコン膜９５からなるソ
ース・ドレイン電極９７，９８を形成することから、エ
ミッタ領域３３およびゲート領域３６となる第２半導体
層３２をエッチングする際のオーバエッチングに起因す
る第１半導体層３１の膜減りによるグラフトベース領域
３４およびソース・ドレイン領域３７，３８の抵抗の上
昇を低減することができる。また上記ベース取り出し電
極９６およびソース・ドレイン電極９７，９８の形成
は、多結晶シリコン膜９５の成膜工程の追加のみで可能
になる。また、グラフトベース領域３４およびソース・
ドレイン領域３７，３８を形成する際のイオン注入マス
クを形成するためのリソグラフィー工程が不要になる。
そのため、プロセス的な負荷が小さくなる。
【００９４】
【発明の効果】以上、説明したように本発明の半導体装
置によれば、接合ゲート型電界効果トランジスタのチャ
ネル形成領域がヘテロ接合バイポーラトランジスタのベ
ース領域と同様にシリコンよりもキャリア移動度の高い
半導体材料からなる第１導電型の第１半導体層で形成さ
れているので、低いチャネル抵抗が実現できるとともに
高い相互コンダクタンスｇｍが得られる。よって、接合
ゲート型電界効果トランジスタは高い増幅率を有するも
のになる。また下部ゲート領域に高濃度拡散層を形成し
た接合ゲート型電界効果トランジスタでは、相互コンダ
クタンスｇｍが高くなるため高い増幅率が得られる。
【００９５】また本発明の半導体装置の製造方法によれ
ば、ヘテロ接合バイポーラトランジスタのベース領域お
よびグラフトベース領域を形成する第１半導体層で接合
ゲート型電界効果トランジスタのチャネル形成領域およ
びソース・ドレイン領域を形成し、ヘテロ接合バイポー
ラトランジスタのエミッタ領域を形成する第２半導体層
で接合ゲート型電界効果トランジスタのゲート領域を形
成するので、新たな工程を追加することなく既存のヘテ
ロ接合バイポーラトランジスタのプロセス技術で接合ゲ
ート型電界効果トランジスタを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係わる第１実施形態の概
略構成断面図である。
【図２】半導体装置に係わる第２実施形態の概略構成断
面図である。
【図３】本発明の製造方法に係わる第１実施形態の製造
工程図である。
【図４】製造方法に係わる第１実施形態の製造工程図
（続き１）である。
【図５】製造方法に係わる第１実施形態の製造工程図
（続き２）である。
【図６】製造方法に係わる第１実施形態の製造工程図
（続き３）である。
【図７】製造方法に係わる第１実施形態の製造工程図
（続き４）である。
【図８】製造方法に係わる第１実施形態の製造工程図
（続き５）である。
【図９】製造方法に係わる第２実施形態の製造工程図で
ある。
【図１０】製造方法に係わる第２実施形態の製造工程図
（続き）である。
【図１１】製造方法に係わる第３実施形態の製造工程図
である。
【図１２】製造方法に係わる第３実施形態の製造工程図
（続き）である。
【図１３】製造方法に係わる第４実施形態の製造工程図
である。
【図１４】製造方法に係わる第４実施形態の製造工程図
（続き）である。
【図１５】従来の技術による製造工程図である。
【図１６】従来の技術による製造工程図（続き１）であ
る。
【図１７】従来の技術による製造工程図（続き２）であ
る。
【図１８】従来の技術による製造工程図（続き３）であ
る。
【図１９】課題の説明図である。
【符号の説明】
１ 半導体装置 ３ ヘテロ接合バイポーラトランジ
スタ ５ 接合ゲート型電界効果トランジスタ １０ 半導
体基体 ３１ 第１半導体層 ３２ 第２半導体層 ３３
エミッタ領域 ３４ グラフトベース領域 ３５ ベース領域 ３
６ ゲート領域 ３７，３８ ソース・ドレイン領域 ３９ チャネル
形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の第１領域に設けられたヘテ
    ロ接合バイポーラトランジスタと、前記第１領域とは電
    気的に分離されている前記半導体基体の第２領域に設け
    られた接合ゲート型電界効果トランジスタとを備えた半
    導体装置において、 前記ヘテロ接合バイポーラトランジスタのベース領域お
    よび該ベース領域に接続するグラフトベース領域と、前
    記接合ゲート型電界効果トランジスタのチャネル形成領
    域および該チャネル形成領域に接合するソース・ドレイ
    ン領域とは、シリコンよりもキャリア移動度の高い半導
    体材料からなる第１導電型の第１半導体層で形成され、 前記ヘテロ接合バイポーラトランジスタのエミッタ領域
    と前記接合ゲート型電界効果トランジスタのゲート領域
    とは、前記第１導電型の第１半導体層にヘテロ接合され
    た第２導電型の第２半導体層で形成されていることを特
    徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記接合ゲート型電界効果トランジスタのチャネル形成
    領域の下部の前記半導体基体に形成した下部ゲート領域
    に、該下部ゲート領域よりも不純物濃度の高いもので下
    部ゲート領域と同一導電型の高濃度拡散層を備えたこと
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置において、 前記シリコンよりもキャリア移動度の高い半導体材料は
    ゲルマニウムを含むことを特徴とする半導体装置。
  4. 【請求項４】 請求項２に記載の半導体装置において、 前記シリコンよりもキャリア移動度の高い半導体材料は
    ゲルマニウムを含むことを特徴とする半導体装置。
  5. 【請求項５】 半導体基体の第１領域にヘテロ接合バイ
    ポーラトランジスタを形成するとともに、前記第１領域
    とは電気的に分離されている前記半導体基体の第２領域
    に接合ゲート型電界効果トランジスタを形成する半導体
    装置の製造方法であって、 前記半導体基体上にシリコンよりもキャリア移動度の高
    い半導体材料からなる第１導電型の第１半導体層を形成
    した後、前記第１導電型の第１半導体層上にヘテロ接合
    する第２導電型の第２半導体層を形成する第１工程と、 前記第２導電型の第２半導体層を除去加工して、ヘテロ
    接合バイポーラトランジスタのエミッタ領域を形成する
    とともに接合ゲート型電界効果トランジスタのゲート領
    域を形成する第２工程と、 前記エミッタ領域の側壁にエミッタサイドウォールを形
    成するとともに前記ゲート領域の側壁にゲートサイドウ
    ォールを形成する第３工程と、 前記エミッタ領域の両側の前記第１導電型の第１半導体
    層に前記エミッタサイドウォールを介してヘテロ接合バ
    イポーラトランジスタのグラフトベース領域を形成し、
    かつ前記グラフトベース領域間の前記第１導電型の第１
    半導体層をベース領域とするとともに、前記ゲート領域
    の両側の前記第１導電型の第１半導体層に前記ゲートサ
    イドウォールを介して接合ゲート型電界効果トランジス
    タのソース・ドレイン領域を形成し、かつ前記ソース・
    ドレイン領域間の前記第１導電型の第１半導体層をチャ
    ネル形成領域とする第４工程とを備えたことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて、 前記第１導電型の第１半導体層を形成する前に、前記半
    導体基体に下部ゲート領域を形成した後、 さらに前記第１導電型の第１半導体層を形成する前に、
    前記第１領域のコレクタ取り出し領域となる部分と前記
    下部ゲート領域とに第２導電型の不純物を選択的にドー
    ピングして、該第１領域に前記ヘテロ接合バイポーラト
    ランジスタのコレクタ取り出し領域を形成するととも
    に、前記下部ゲート領域に該下部ゲート領域よりも不純
    物濃度の高い高濃度拡散層を形成する工程を備えたこと
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項５記載の半導体装置の製造方法に
    おいて、 前記第１導電型の第１半導体層を形成する前に、前記半
    導体基体の第１領域および第２領域に第２導電型の半導
    体領域を形成した後、 さらに前記第１導電型の第１半導体層を形成する前に、
    前記第２導電型の半導体領域に第２導電型の不純物を選
    択的にドーピングして、前記第１領域の半導体領域に該
    半導体領域よりも不純物濃度の高い第１高濃度拡散層を
    形成するとともに、前記第２領域の半導体領域に該半導
    体領域よりも不純物濃度の高い第２高濃度拡散層を形成
    する工程を備えたことを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 請求項５に記載の半導体装置の製造方法
    において、 前記シリコンよりもキャリア移動度の高い半導体材料は
    ゲルマニウムを含むことを特徴とする半導体装置の製造
    方法。
  9. 【請求項９】 請求項６に記載の半導体装置の製造方法
    において、 前記シリコンよりもキャリア移動度の高い半導体材料は
    ゲルマニウムを含むことを特徴とする半導体装置の製造
    方法。
  10. 【請求項１０】 請求項７に記載の半導体装置の製造方
    法において、 前記シリコンよりもキャリア移動度の高い半導体材料は
    ゲルマニウムを含むことを特徴とする半導体装置の製造
    方法。
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