JPH0656881B2 - 半導体装置 - Google Patents

半導体装置

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JPH0656881B2
JPH0656881B2 JP60205175A JP20517585A JPH0656881B2 JP H0656881 B2 JPH0656881 B2 JP H0656881B2 JP 60205175 A JP60205175 A JP 60205175A JP 20517585 A JP20517585 A JP 20517585A JP H0656881 B2 JPH0656881 B2 JP H0656881B2
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デヴイツド・ジエームス・コーエ
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エヌ・ベー・フイリツプス・フルーイランペンフアブリケン
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    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 本発明は、急速電力スイッチングに限られるものではな
いが、特にこれに適したバイポーラトランジスタと絶縁
ゲート電界効果トランジスタの両方を有する半導体装置
に関するものである。
1983年アイ・イー・イー・イー プロシーディングズ
オブ ザ パワー エレクトロニクス スペシャリスト
カンフェレンス，アイ・イー・イー・イー パブリケ
ーション 0275-9306/83/0000-0144(IEEE Proceedings o
f the Power Electronics Specialist Conference,IEEE
publication 0275-9306/83/0000-0144)の144-149 頁の
デー・ワイ・チェン(D.Y.Chen)およびエス・エー・チン
(S.A.Chin)両氏の論文「ディザイン コンシダレーショ
ンズ フォー FET-ゲーテッド パワートランジスター
ズ(Design Considaration for FET-Gated Power Transi
stors)」には、一方の導電型のエミッタ領域を反対導電
型のベース領域内に有する縦形バイポーラトランジスタ
を有する半導体装置が記載されている。前記のベース領
域は、バイポーラトランジスタのコレクタ領域の少なく
とも一部を形成する前記一方の導電型の高抵抗体部分内
に設けられている。この半導体装置は、附加的に、ベー
ス領域に接続された絶縁ゲート電界効果トランジスタ(
FET)を有する。
前記の論文中には、所謂FET-バイポーラ組合せトランジ
スタ(FET-bipolar combination transistor configurat
ion)を形成するために少なくとも３つの半導体（チップ
と呼ばれる）の１つの共通なパッケージ内におけるハイ
ブリッド接続が提案されている。このトランジスタ配列
は、バイポーラトランジスタQ1、２つの電界効果トラン
ジスタQ2とQ3および１つのツェナーダイオードＺより成
る。前記の電界効果トランジスタQ2とQ3は、互いに接続
された絶縁ゲートと、パイポーラトランジスタのエミッ
タおよびコレクタ領域と同じ導電型の個々のソースとド
レイン領域とを有する。
電界効果トランジスタQ2は、前記の論文の第３図に示さ
れているように、バイポーラトランジスタのベース領域
に電流を与えてトランジスタ配列をターンオンすること
ができる。バイポーラトランジスタQ1の半導体と別の半
導体内に形成された電界効果トランジスタQ3はバイポー
ラトランジスタのエミッタ領域にゲート可能な接続を形
成し、バイポーラトランジスタQ1がターンオフした時に
エミッタを開路する。やはり別の半導体内に設けられた
ツェナーダイオードは、バイポーラトランジスタQ1のタ
ーンオフ時にこのバイポーラトランジスタのベース領域
よりの電荷取出し通路を形成する。
前記の少なくとも３つの半導体のハイブリッド接続は高
価な装置となる。電界高価トランジスタQ2はバイポーラ
トランジスタと同じ半導体に形成できるが、ツェナーダ
イオードを（少なくともコンパクトな構造で）同じ半導
体に形成するのは容易ではない。更に、ベース電荷取出
しのためにツェナーダイオードを使用する欠点は、著し
い過渡的な消散がターンオフ間ツェナー電圧に生じるこ
とである。
本願発明の半導体装置は、一方の導電型のエミッタ領域
を反対導電型のベース領域内に有する縦形のバイポーラ
トランジスタを有し、前記のベース領域は、このバイポ
ーラトランジスタのコレクタ領域の少なくとも一部を形
成する前記一方の導電型の高抵抗体部分に設けられ、ベ
ース領域に接続された第１の絶縁ゲート電界効果トラン
ジスタを有する半導体装置において、前記の第１の絶縁
ゲート電界効果トランジスタは、ベース領域のそばで前
記の高抵抗体部分に設けられた前記反対導電型のドレイ
ン領域と、ベース領域とドレイン領域間にゲート可能な
接続を形成するために該ベース領域とドレイン領域間の
前記の高抵抗体部分のチャネル区域の上にある絶縁ゲー
トとを有し、前記の第１の絶縁ゲート電界効果トランジ
スタと相補導電型の別の絶縁ゲート電界効果トランジス
タが設けられ、この別の絶縁ゲート電界効果トランジス
タは、エミッタ領域のそばに前記一方の導電型のソース
領域を有し、チャネル区域の上にある絶縁ゲートは、エ
ミッタ領域とソース領域のゲート可能な接続を形成する
ためにエミッタ領域とソース領域間に少なくともベース
領域の部分を有し、前記の別の絶縁ゲート電界効果トラ
ンジスタのゲート領域は、この別のトランジスタがその
ゲート領域に加えられた信号によってターンオフされた
時に前記の第１の絶縁ゲート電界効果トランジスタがタ
ーンオンされてベース領域から電荷を取出すことができ
るようにこの第１の電界効果トランジスタのゲート領域
に接続されたことを特徴とする。このような本発明の半
導体装置では、ベース領域よりの電荷取出しは第１の絶
縁ゲート電解効果トランジスタにより得られ、この第１
の絶縁ゲート電解効果トランジスタは、ゲート可能なエ
ミッタ接続を形成する別の絶縁ゲート電解効果トランジ
スタと共に、同じ半導体内のバイポーラトランジスタと
コンパクトな構造で併合される。ドレイン領域に面する
ベース領域は、このベース領域の付加的な処理を必要と
することなしに、併合された第１の絶縁ゲート電解効果
トランジスタのソースとして作用することができる。こ
の別の第１の絶縁ゲート電界効果トランジスタのソース
領域は、バイポーラトランジスタのエミッタ領域と同じ
処理工程で形成することができる。この半導体装置は別
個の半導体のハイブリット接続よりも安くつくることが
できる。更に、効率的で急速なターンオフは、夫々のベ
ースおよびエミッタ領域と併合された第１の絶縁ゲート
電界効果トランジスタと別の絶縁ゲート電界効果トラン
ジスタのこのコンパクトな構造によって得られる。
ツェナータイオードとくらべると、併合された第１の絶
縁ゲート電界効果トランジスタを電荷取出しのためこの
ように使用することによって、ターンオフ位相における
電荷取出し間の消散が減少される。この電荷は、ベース
領域より第１の絶縁ゲート電界効果トランジスタのドレ
イン領域に直接取出される。この第１の絶縁ゲート電界
効果トランジスタがこの電荷を取出すためにターンオン
されると、別の絶縁ゲート電界効果トランジスタは、そ
のゲートが前記第１の絶縁ゲート電界効果トランジスタ
のゲートと接続されているためにターンオフされる。こ
のターンオフによって、その下にあるチャネル区域にお
けるエミッタ領域へのキャリヤの流れがしゃ断され、エ
ミッタ領域よりベース領域へのそれ以上のキャリヤの注
入が阻止される。夫々の作用を行う各ベースおよびエミ
ッタ領域を有するベース電荷取出し電界効果トランジス
タとエミッタ注入阻止電界効果トランジスタを集積し併
合することによって、これ等のトランジスタをこのよう
に有効に共働させて半導体装置の急速なターンオフを与
えることができる。
特に半導体装置がバイポーラトランジスタに加えて絶縁
ゲート電界効果トランジスタを有する場合には、ベース
電荷取出しおよびエミッタゲートをそなえた、併合され
た第１の絶縁ゲート電界効果トランジスタと別の絶縁ゲ
ート電界効果トランジスタは、何等の追加的な処理工程
を要することなく、マスクレイアウトを設計し直すこと
だけで形成することができる。
このような本発明の併合構造は、主電流通路がバイポー
ラトランジスタを通る半導体装置のベース領域からの電
荷取出しに用いることができるが、主電流通路が、バイ
ポーラトランジスタと同じ半導体内に形成されまた例え
ばこのバイポーラトランジスタと並列に接続された電界
効果トランジスタを通って流れる半導体装置に用いるこ
ともできる。併合されたベース電荷取出し電界効果トラ
ンジスタを有するバイポーラトランジスタとエミッタゲ
ート電界効果トランジスタとは１つの大きなパイポーラ
装置構造の部分を形成することさえもできる。したがっ
て、例えば、ベース領域が設けられた高抵抗体部分が該
ベース領域とその下にある反対導電型の領域の間にあ
り、バイポーラトランジスタがこの領域と１つのｎ−ｐ
−ｎ−ｐサイリスタを形成することもできる。
本発明の半導体装置は、別の回路素子、例えば、前述の
論文に開示された同様な回路でバイポーラトランジスタ
のベース領域に電流を与える電界効果トランジスタを有
してもよいが、但し、ベース電荷取出しに第１の併合電
界効果トランジスタを用い、エミッタゲートには別の併
合電界効果トランジスタを用いる。
したがって、第１の絶縁ゲート電界効果トランジスタ
は、互いに相補的な導電型でまたバイポーラトランジス
タのベース領域と接続されたプッシュプル入力段を形成
するため１つの共通なゲート接続を有する第１と第２の
絶縁ゲート電界効果トランジスタの対の一方でよい。前
記の第２の絶縁ゲート電界効果トランジスタは、コレク
タ領域の少なくとも一部で形成されたドレイン領域と、
ベース領域内に設けられ且つ導電接続によってこのベー
ス領域と接続された前記一方の導電型のソース領域と、
高抵抗体部分と第２の絶縁ゲート電界効果トランジスタ
のソース領域間のベース領域のチャネル区域上にある絶
縁ゲートを有する縦形のものでよい。
以下本発明を図面の実施例を参照して更に詳しく説明す
る。
第１図、第２図および第４図は線図的なもので寸法比は
無視してある。これ等の図面の相対寸法および各部分の
比（特に第２図と第４図の断面図の厚さ方向）は図面を
見易くするために誇張しまたは縮小して示されている。
各図面の同一符号は対応または同様部分を示す。
第１図および第２図の半導体装置は、例えばｎ型のエミ
ッタ領域１を反対導電型（この例ではｐ型）のベース領
域２内に有する縦形のバイポーラトランジスタを有す
る。前記のベース領域２は、バイポーラトランジスタＴ
のコレクタ領域３の一部を形成する第１導電型（ｎ型）
の高抵抗体部分30内に設けられる。第１図および第２図
の例ではコレクタ領域は高濃度ドープｎ型基板31も有
し、この基板上に前記の高抵抗体部分30がエピタキシャ
ル層として設けられている。この半導体装置は附加的に
第１，第２，第３および第４の絶縁ゲート電界効果トラ
ンジスタT1，T2，T3，T4も有し、これ等のトランジスタ
は同一の半導体10内にバイポーラトランジスタＴと一緒
に集積され、併合され、本発明による第３図に示した等
価回路の装置配列を形成する。
本発明によれば、第１図と第２図の装置は次の点を特徴
とする、即ち、第１のトランジスタT1は、ベース領域２
のそばに高抵抗体部分30内に前記の反対導電型（ｐ型）
のドレイン領域５を有し、またこのドレイン領域５とベ
ース領域２の間の高抵抗体部分30のチャネル領域７の上
にある絶縁ゲート６を有し、前記のベース領域の隣接部
分はトランジスタT1のソースとして働く。このようにし
て形成されたトランジスタT1は、バイポーラトランジス
タＴがターンオフされるとベース領域２からの電荷取出
し路を形成する。
本発明の装置は、前記のトランジスタT1に加えて更に別
の絶縁ゲート電界効果トランジスタT3を有し、このトラ
ンジスタT3は、ｐチャネルの第１の電界効果トランジス
タT1の相補導電型であり、エミッタ領域１近くに第１導
電型（ｎ型）のソース領域11を有し、この領域の隣接部
分はトランジスタT3のドレインとして働く。この別のト
ランジスタT3は、エミッタ領域とソース領域１および11
間のチャネル領域13上に絶縁ゲート12を有する。第１図
および第２図の例では、前記のチャネル領域13はベース
領域２とドレイン領域５の両方の一部を有する。トラン
ジスタT3の絶縁ゲート12はトランジスタT1の絶縁ゲート
６と接続され、したがってトランジスタT3がそのゲート
12に加えられた信号によってターンオフされるとトラン
ジスタT1はターンオンされてベース領域２より電荷を取
出すことができる。後に述べるように第１図と第２図の
例のゲート６と12は導電材料の１つの共通なグリッドで
形成される。
第１図と第２図よりわかるようにこの装置は、ｎ型高抵
抗体部分30に並んで交互に分離したｐ型領域２と５のコ
ンパクトな２次元のアレーを有する。トランジスタT3の
ソース領域11は，、トランジスタT1のドレインを形成す
る領域５内に設けられる。トランジスタT3の絶縁ゲート
12は、領域２と５およびこの領域２と５の間の高抵抗体
部分30の中間部分14と前記の領域に隣接するチャネル領
域13の両方の上にあり、ソース領域11よりの電流の流れ
を、横方向に領域１へのまた縦方向にトランジスタＴの
コレクタ領域３を形成する領域30および31への両方に制
御する。かくして、バイポーラトランジスタＴと並列
に、ゲート12、チャネル領域13、そのソースとしての領
域とそのドレインとしての領域30と31を有する絶縁ゲー
ト電界効果トランジスタが形成される。ソース領域11
は、金属化パターン20で形成された導電接続によって領
域５と接続される。これは、アレーの各セルにおけるト
ランジスタT3とトランジスタT1のベース間の接続を形成
する特に能率的な手段を供し、更にまた領域11と高抵抗
体部分30間のバイポーラトランジスタ作用を抑える役も
する。領域１と11の相対面積および領域11と５間のｐ−
ｎ接合を横切る短絡回路接続部の大きさを調節すること
によって第１図と第２図の装置を次のように設計するこ
とができる。即ち、第３図の端子Ｃ／ＤとＥ／Ｓ間の装
置の主電流通路が、バイポーラ作用によってトランジス
タＴを通るか電界効果トランジスタ作用によってトラン
ジスタT4を通るか或いはまたトランジスタＴとT4間に略
々均等に分けられるように設計することができる。
第１図と第２図の回路図からわかるように、第１電界効
果トランジスタT1は第１と第２絶縁ゲート電界効果トラ
ンジスタの対の一方であり，この対のトランジスタは、
相補導電型で、１個の共通なゲート接続を有してプッシ
ュプル入力段を形成し、その出力はバイポーラトランジ
スタＴのベース領域２に接続されている第２電界効果ト
ランジスタT2は、(a)ｎ型領域30と31の一部で形成され
たドレイン領域、(b)ベース領域２内に設けられ、この
ベース領域２と金属化パターン22で接続された同じ導電
型（ｎ型）のソース領域、および(c)高抵抗体部分30と
トランジスタT2のソース領域15間のベース領域２のチャ
ネル区域16上にある絶縁ゲート６を有する縦形である。
第１図と第２図に示したように、トランジスタT2は集積
され，極めてコンパクトな配列で装置の他のトランジス
タと併合されている。ソース領域15が設けられたベース
領域２の部分はトランジスタT1のソース領域も形成し、
両トランジスタT1とT2は１つの共通な絶縁ゲートを有す
る。これは前に述べた論文の第３図に示されたトランジ
スタQ2の集積よりも遥かにコンパクトである。
装置のレイアウトを理解し易いように、第１図の平面図
は異なるアウトラインで示されており、上の層は第１図
のアレーの上の列から切欠いてある。第１図の上の列で
は交互のｐ型領域２と５は実線の境界 で示してあるが、これ等の境界線は、該境界線が導電性
ゲート材料12，６のグリッドの下にある下の列では描か
れていない。領域２と５内に設けられたｎ型領域１，11
および15は点線 で示されているが、ゲート12，６の下にある境界線の部
分は第１図の下の列では示されていない。半導体10の上
面の絶縁層25の接触窓の境界線はアレーのすべての列に
破線 で示されている。第１図の上の列より切欠かれたゲート
12，６は一点破線 で示されている。第１図の上の２つの列から切欠かれた
頂部の金属化パターン20,22 は実線のアウトラインで示
してある。
第１図よりわかるように、この特定の例におけるベース
とドレイン領域２と５とは平面図で四辺形である。ベー
ス電荷取出しトランジスタT1は各ドレイン領域５の２つ
の隣接辺に沿って形成され、一方エミッタゲートトラン
ジスタT3はそのソース領域11を各ドレイン領域の他の２
つの隣接辺に沿って形成されている。これは、特に入力
段対の第２トランジスタT2がそのソース領域15を電荷取
出しトランジスタT1と面するベース領域２の隣接辺に設
けることによって、極めてコンパクトなアレー幾何を与
える。若し縦形電界効果トランジスタT4（バイポーラト
ランジスタＴと並列）の効率を更に増したければ、領域
15と同じでよい追加的なｎ型ソースを、トランジスタT1
が形成されるドレーン領域５の隣接した辺の一部に設け
ることができる。すべての絶縁ゲート電界効果トランジ
スタT1からT4のゲート12と６は、この特定の例において
は絶縁層25上をベースとドレイン領域２と５の間の区域
をおおって延在する１つの共通な導電材料の方形のグリ
ッドによって形成されている。
第１，２図の装置は、例えば所謂Ｄ−ＭＯＳＴ型の電力
用電界効果トランジスタをつくるのに使用されるような
公知の電力半導体装置技法を用いて製造することができ
る。けれどもこの技法で用いられるマスクの幾何は第
１，２図の領域レイアウトをつくるように適応される。
したがって、半導体10は単結晶シリコンでよく、高抵抗
体部分30は高濃度にドープされたｎ型基板31上に高抵抗
ｎ型エピタキシャル層として成長させることができる。
酸化シリコンの絶縁層25はエピキシャル層の表面上に熱
的に成長させることができる。絶縁ゲートを形成すべき
場所は、前記の層25の組成と厚さがトランジスタT1とT4
に対する所望のゲート誘電体を形成するように選ばれ
る。このゲートは、デポジションの間かまたは後に導電
性にするためにデポジットすることができる多結晶シリ
コンのような適当な材料をデポジションおよびパターン
成型することによって層25上に形成される。ｐ型領域２
と５は、例えば硼素のイオン打込および／または拡散に
よってエピタキシャル層内に形成される。公知のよう
に、ゲート12, 6はこの硼素のドーピングをマスクとし
て別々の領域２と５のアレーを形成するのに用いられ
る。ｎ型領域１，11および15は、例えば燐または砒素の
打込および／または拡散によってｎ型領域２と５内に形
成することができる。この砒素のドーピングは、ゲート
12, 6と、ゲートの開口内のｐ型領域２と５の選択され
た区域をおおう例えばホトレジストの別のパターンとに
よりマスクされる。
次いで絶縁層25に第１図で破線 で示した接触窓が設けられる。第１図に示したようにト
ランジスタＴのベース領域２とトランジスタT2のソース
領域15とを接触するための小さな窓と、トランジスタT1
のドレイン領域５とトランジスタT3のソース領域11とを
接触するための大きな窓がある。次いで導電性材料例え
ばアルミニウムがデポジットおよびパターン成型されて
上方レベル金属化パターン例えば部分20と22を形成す
る。金属化パターン20は、装置のアレーの上面の殆どを
おおい且つ層25の大きな接触窓で半導体10の頂面と接触
するシートの形で、第３図に示した装置のエミッタ／ソ
ース端子Ｅ／Ｓを形成する。この金属化パターン20はベ
ース領域２上に開口を有する。金属パターン22はこれ等
の開口内にあり、層25の小さな接触窓で半導体10の頂面
と接触する。ゲート12，６との端子Ｂ／Ｇを形成する第
１，２図には図示してない上方レベル金属化の別の部分
がある。基板31の底面は、第３図の端子Ｃ／Ｄを形成す
る金属化部分21で被覆される。このようにして、丁度３
つの端子を有する全装置が得られ、主電流通路はＥ／Ｓ
とＣ／Ｄの間で、Ｂ／Ｇに加えられた信号によって制御
される。
この装置は、端子Ｃ／Ｄを端子Ｅ／Ｓに対して高い電位
にして作動されることができる。端子Ｂ／Ｇに正の電位
を加えることによってゲート12，６は正にバイアスされ
る。この状態の下ではトランジスタT1はオフであるがト
ランジスタT2とT3はターンオンされる。トランジスタT2
がオンでは電流は金属化部分22を経てそのソース15から
バイポーラトランジスタＴのベース２に流れる。同時
に、トランジスタT3のターンオンによって端子Ｅ／Ｓと
バイポーラトランジスタのエミッタ領域１が接続され、
トランジスタＴとT3のカスケード接続が完了する。トラ
ンジスタT3から端子Ｃ／Ｄへの電流通路は縦形バイポー
ラトランジスタＴとこのバイポーラトランジスタＴと並
列な縦形絶縁ゲート電界効果トランジスタT4に分けられ
る。既に述べたように、トランジスタＴとT4の領域およ
びP-n 接合短絡回路の相対面積を調節することによって
装置を特定の所望量の少数キャリヤ注入を有するように
設計することができ、したがって、装置を、トランジス
タＴとT4夫々に流す電流の量に応じて、ゲートバイポー
ラトランジスタかまたは少数キャリヤ注入絶縁ゲート電
界効果トランジスタとして設計することができる。
負(FETしきい電圧に応じてまたは低)の電位を端子Ｂ／
Ｇに加えることによって、バイポーラトランジスタＴに
対する駆動はトランジスタT2のターンオフによって除か
れ、バイポーラトランジスタＴのエミッタ１と並列の電
界効果トランジスタT4のソース11とのゲート接続もトラ
ンジスタT3のターンオフによって断たれる。同時に電界
効果トランジスタT1はターンオンしてベース領域とドレ
イン領域２と５を接続し、バイポーラトランジスタ動作
と関係して少数キャリヤを金属化部分20を経てベース領
域２より取り出す。２つのｐ型の領域２と５の間のギャ
ップの幅は、ターンオフ間のトランジスタT1のしき電圧
のボディーエフェクト モジュレーション(body-effect
modulation)の大きさを左右する。この装置の効率的で
急速なターンオフはトランジスタT1とT3とのこの共働に
よって得られる。というのは、トランジスタT1とT3の導
電チャネルはそれ等の絶縁ゲート６と12によってベース
領域２とエミッタ領域１と夫々直接に結合されているか
らである。
単純なバイポーラトランジスタにくらべると、第１図と
第２図の装置は、電界効果トランジスタT2の集積に帰因
する高い入力インピーダンスとベース電荷取出し電界効
果トランジスタT1とエミッタゲート電界効果トランジス
タT3の集積に帰因する迅速なターンオフの利点をもつ。
単純な絶縁ゲート電界効果トランジスタにくらべると、
第１図と第２図の装置は、オン抵抗を低減するバイポー
ラトランジスタの集積に帰因する少数キャリヤ注入の利
点をもつ。それにも拘わらず本発明の装置は極めてコン
パクトのままであり、単に３つの端子を有する単一の半
導体10内に集積される。
第４図は変形を示すもので、ｎ型高抵抗体部分30はｐ型
ベース領域２と下のｐ型アノード領域40の間にあり、こ
のアノード領域はバイポーラトランジスタＴとｎ−ｐ−
ｎ−ｐサイリスタ構造を形成し、このサイリスタ構造内
に絶縁ゲート電界効果トランジスタT1，T2，T3およびT4
が併合される。アノード領域40を設けることによって装
置のバイポーラ区間を順方向導電下にラッチすることが
でき、このため、端子Ｂ／Ｇにおける信号によって一旦
ターンオンされると端子Ｃ／Ｄの電位を下げることによ
ってしかターンオフされない。共に前記のサイリスタ構
造に併合されたエミッタゲートトランジスタT3とベース
電荷取出しトランジスタT1を設けることにより、サイリ
スタのターンオフを強制する点で著しい利点をもつ。更
に、ターンオフの間アノード領域40に隣接した高抵抗体
部分30より電荷の取出しを容易にするために、アノード
領域40が開口のアレーを有し、この開口で底の金属化部
分21がｎ型接触領域41のアレーを経て高抵抗体部分30と
接続されてアノードｐ−ｎ接合の一部を短絡するように
してもよい。この場合、高抵抗体部分30を半導体10のバ
ルク（エピタキシャル層の代わりに）で形成し、領域40
と41をその裏面でのドーパンド拡散によって形成しても
よい。
本発明の要旨を逸脱しない範囲内で数多くの変形が可能
であることは云う迄もない。したがって、例えば、図面
の便宜上図には正方形の領域２と５を示したが、トラン
ジスタT1とT2にくらべて主電流を流すトランジスタＴ，
T3およびT4の領域を更に増すために、アレー内の個々の
領域２と５を細長くするのが有利な場合も多いであろ
う。その他の非長方形幾何形例えば３角形および６角形
の幾何形をこのアレーに用いることもできる。第１図で
は２つだけの異なるｐ型領域２と５によってすべての異
なるトランジスタＴおよびT1-T4 を有する１つの電力ト
ランジスタが得られている。けれども本発明の装置は、
例えばトランジスタT1のドレイン領域とトランジスタT3
のチャネル領域に対して１つの共通な領域５の代わりに
別個のｐ型領域を用いたさ程コンパクトでない幾何で設
計することもできる。入力トランジスタT2は省略するこ
とができる。第２図および第４図に示した電界効果トラ
ンジスタは半導体10の頂部主表面にその絶縁ゲートを有
しているが、これ等の電界効果トランジスタの少なくと
も幾つかは半導体10の頂部主表面の溝の側壁に形成され
た絶縁ゲートを有してもよい。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例の一部の平面
図、 第２図は第１図のII−IIにおける断面図、 第３図は等価回路図、 第４図は別の実施例の一部の断面図である。 Ｔ……バイポーラトランジスタ T1,T2,T3,T4 ……絶縁ゲート電界効果トランジスタ １……エミッタ領域、２……ベース領域 ３……コレクタ領域、５……ドレイン領域 ６，12……絶縁ゲート、７，13……チャネル区域 10……半導体、11，15……ソース領域 14……中間部 20，21，22……金属化部分 25……絶縁層、30……高抵抗体部分 40……アノード領域 41……ｎ型接触領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｊ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】一方の導電型のエミッタ領域を反対導電型
    のベース領域内に有する縦形のバイポーラトランジスタ
    を有し、前記のベース領域は、このバイポーラトランジ
    スタのコレクタ領域の少なくとも一部を形成する前記一
    方の導電型の高抵抗体部分に設けられ、ベース領域に接
    続された第１の絶縁ゲート電界効果トランジスタを有す
    る半導体装置において、前記の第１の絶縁ゲート電界効
    果トランジスタは、ベース領域のそばで前記の高抵抗体
    部分に設けられた前記反対導電型のドレイン領域と、ベ
    ース領域とドレイン領域間にゲート可能な接続を形成す
    るために該ベース領域とドレイン領域間の前記の高抵抗
    体部分のチャネル区域の上にある絶縁ゲートとを有し、
    前記の第１の絶縁ゲート電界効果トランジスタと相補導
    電型の別の絶縁ゲート電界効果トランジスタが設けら
    れ、この別の絶縁ゲート電界効果トランジスタは、エミ
    ッタ領域のそばに前記一方の導電型のソース領域を有
    し、チャネル区域の上にある絶縁ゲートは、エミッタ領
    域とソース領域のゲート可能な接続を形成するためにエ
    ミッタ領域とソース領域間に少なくともベース領域の部
    分を有し、前記の別の絶縁ゲート電界効果トランジスタ
    のゲート領域は、この別のトランジスタがそのゲート領
    域に加えられた信号によってターンオフされた時に前記
    の第１の絶縁ゲート電界効果トランジスタがターンオン
    されてベース領域から電荷を取出すことができるように
    この第１の電界効果トランジスタのゲート領域に接続さ
    れたことを特徴とする半導体装置。
  2. 【請求項２】前記の第１の絶縁ゲート電界効果トランジ
    スタは、互いに相補的な導電型である第１と第２の絶縁
    ゲート電界効果トランジスタの対の一方であり、前記の
    第１と第２の絶縁ゲート電界効果トランジスタは１つの
    共通なゲート接続を有してバイポーラトランジスタのベ
    ース領域に接続されたプッシュプル入力段を形成し、前
    記の第２の絶縁ゲート電界効果トランジスタは、コレク
    タ領域の少なくとも一部で形成されたドレイン領域と、
    ベース領域内に設けられ且つ導電接続によってこのベー
    ス領域と接続された前記一方の導電型のソース領域と、
    高抵抗体部分と第２の絶縁ゲート電界効果トランジスタ
    のソース領域間のベース領域のチャネル区域上にある絶
    縁ゲートとを有する縦形である特許請求の範囲第１項記
    載の半導体装置。
  3. 【請求項３】第２の絶縁ゲート電界効果トランジスタの
    ソース領域が設けられたベース領域部分は第１の絶縁ゲ
    ート電界効果トランジスタのソース領域も形成し、これ
    等の両トランジスタは１つの共通な絶縁ゲートを有する
    特許請求の範囲第２項記載の半導体装置。
  4. 【請求項４】前記反対導電型の付加的な領域が、ベース
    領域のそばに位置され、高抵抗体部分の中間部分によっ
    てベース領域から分離され、別の絶縁ゲート電界効果ト
    ランジスタのソース領域は前記の付加的な領域内に設け
    られ、この別の絶縁ゲート電界効果トランジスタのチャ
    ネル区域は前記のベース領域と前記の付加的な領域を有
    し、前記の別の絶縁ゲート電界効果トランジスタの絶縁
    ゲートは、ソース領域から横方向にエミッタ領域へと縦
    方向にコレクタ領域へとの両方に電流の流れを抑制し、
    これによりバイポーラトランジスタと並列な縦形絶縁ゲ
    ート電界効果トランジスタを形成するように前記の中間
    部分並びにチャネル区域の上にある特許請求の範囲第２
    項または第３項記載の半導体装置。
  5. 【請求項５】別の絶縁ゲート電界効果トランジスタのソ
    ース領域は、導電接続によって前記の付加的な領域と接
    続され、ソース領域と高抵抗体部分との間のバイポーラ
    トランジスタ作用を抑止する特許請求の範囲第４項記載
    の半導体装置。
  6. 【請求項６】前記の付加的な領域は、第１の絶縁ゲート
    電界効果トランジスタのドレイン領域の一部で形成され
    た特許請求の範囲第４項または第５項記載の半導体装
    置。
  7. 【請求項７】バイポーラトランジスタのベース領域と第
    １の絶縁ゲート電界効果トランジスタのドレイン領域の
    交互のアレーが高抵抗体部分内に設けられ、第１および
    別の絶縁ゲート電界効果トランジスタは、各ドレイン領
    域の異なる側に形成され、前記のアレーのベース領域と
    ドレイン領域間の区域をおおって絶縁層上を延在する導
    電材料の１つの共通なグリッドによって形成された絶縁
    ゲートを有する特許請求の範囲第６項記載の半導体装
    置。
  8. 【請求項８】前記のアレーのベース領域とドレイン領域
    は夫々平面図で４辺形であり、第１の絶縁ゲート電界効
    果トランジスタは前記の各ドレイン領域の２つの隣接辺
    に沿って形成され、別の絶縁ゲート電界効果トランジス
    タはそのソース領域を前記の各ドレイン領域の他の２つ
    の隣接辺に沿って形成された特許請求の範囲第７項記載
    の半導体装置。
  9. 【請求項９】前記一方の導電形の高抵抗体部分は、ベー
    ス領域と、バイポーラトランジスタとｎ−ｐ−ｎ−ｐサ
    イリスタ構造を形成する下方の反対導電型の領域との間
    にある特許請求の範囲第１項から第８項の何れか１項記
    載の半導体装置。
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